JPS5819930A - Input data setting circuit - Google Patents
Input data setting circuitInfo
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- JPS5819930A JPS5819930A JP56117141A JP11714181A JPS5819930A JP S5819930 A JPS5819930 A JP S5819930A JP 56117141 A JP56117141 A JP 56117141A JP 11714181 A JP11714181 A JP 11714181A JP S5819930 A JPS5819930 A JP S5819930A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
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Abstract
Description
【発明の詳細な説明】
本発明祉、入力データ設定回路に関し、特に−一タパス
を介してマイクロｌクセ、を等に入力されるデータを設
定する回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an input data setting circuit, and more particularly to a circuit for setting data input to a micro-client, etc. via a tapas.
従来、前記の如き入力データ設定回路として、第１図に
示されるように、スイッチ回路およびダート回路を有す
るレジスタ回路によシ構成されるものが知られて込る。Conventionally, as the above-mentioned input data setting circuit, one constructed of a register circuit having a switch circuit and a dirt circuit, as shown in FIG. 1, has been known.
ｍ１図の入力データ設定回路には、レジスタ回路１’ａ
、 ｌ’ｌｓ 、 １’ｍ、デーｊｌ／４スライン２
１′。The input data setting circuit in the m1 diagram includes a register circuit 1'a.
, l'ls, 1'm, day jl/4 sline 2
1′.
２２’、 ２ Ｂ’、 ２４’、および、アドレス選択
信号ライン３’ａ ｈ ３′ｂ ｅ ３’＠が示される
。レジスタ回路１’ａ ｅ ｌ’ｉｓ 、 １’偕の各
個は、同一〇４ビ、ト構成でＩＩ、例えば、１′１社ス
イッチ回路１１’ａおよび？−）回路１２′亀を有する
。スイッチ回路１ｌ−（１ｌ’ｂ ｅ ｉ Ｉ’＠も同
様）は、各ビットに対応する４個のスイッチ接点Ｃ１ａ
Ｃｍ ｅ Ｃｓ ａ Ｃ４を有し、各接点の一方
の端子は、接地側に接続畜れ、他方の端子は、ｒ−）１
１路１！’ａＯ対応するビ。22', 2B', 24', and address selection signal lines 3'ah 3'b e 3'@ are shown. Each of the register circuits 1'a and 1' has the same 4-bit configuration, for example, the 1'1 switch circuits 11'a and 1'. -) It has a circuit 12' turtle. The switch circuit 1l- (same as 1l'b e i I'@) has four switch contacts C1a corresponding to each bit.
Cm e Cs a C4, one terminal of each contact is connected to the ground side, and the other terminal is r-)1
1 road 1! 'aO corresponding bi.
トの入力端に接続される。Connected to the input end of the port.
ダート回路１２’ａ ＠ １２１ｅ’ｅ ｉ ２’＠に
唸アドレス選択信号Ｓ’ａ 、 ３’ｂ 、 Ｓ’・が
それぞれ供給されている。ダート回路１２’＊ ＠ １
２’ｂ ＊ １２’ｓの出力は、ビット毎に共通のデー
タ一り、２１’、２２’。The address selection signals S'a, 3'b, and S' are supplied to the dirt circuit 12'a@121e'e i2'@, respectively. Dirt circuit 12'* @ 1
The output of 2'b*12's is one common data for each bit, 21', 22'.
２３’、２４’に接続されている。ｒ−ト回路１２’ａ
ｓ１２’ｂ、１２’値は、スリーステート出力またはオ
ープンコレクタ出力を有するものであシ、従りて選択さ
れていない場合に線、出力は、ノ１イインピーメンス状
態まえ捻値断状態にあシ、他のｒ−）回路の出力に影響
を及埋さな込。23' and 24'. r-to circuit 12'a
The s12'b, 12' value must have a three-state output or an open collector output, so if it is not selected, the output will be in the torsion state before the impedance state. *Do not affect the output of other r-) circuits.
第１図のレジスタ０１１１’ａにおいては、スイ。In register 0111'a in FIG.
子回路ｉ １．’、、ａの各ビット毎に、接点が閉じて
いるときに「０」データが゛設定され、接点が開いてい
るときに「ｌ」データが設定されるが、ｒ−）回路の入
力を開放状ｌｌＫシて杏〈と誤動作の原因となるために
スイッチに対応した？−）の入力ＩＫｆルア、ｆ抵抗を
設けて開放時に確実に「ハイ」状態とする必要がある。Child circuit i 1. For each bit of ', , a, "0" data is set when the contact is closed, and "l" data is set when the contact is open, but when the input to the r-) circuit is Is it compatible with the switch to cause malfunction with open type llK? -) It is necessary to provide an input IKf Luer and f resistor to ensure that it is in the "high" state when it is opened.
従って、第１図の設定回路においては、レジスタ回路毎
にビット数のグルアッグ抵抗が設けられるヒとになシ、
レジスタ回路の個数およびビット数が増加した場合に抵
抗個数およびその実装スペースが増加するという問題が
ある。Therefore, in the setting circuit shown in FIG.
There is a problem in that when the number of register circuits and the number of bits increase, the number of resistors and the space for their mounting increase.
本発明の主な目的は、前記の従来形の問題点にかんがみ
、ダート回路の出力側にデータ設定用のスイッチ回路を
配置するという着想にもとづき、データバスのビット数
に等しいグールアラグ抵抗を設けるだけで済み、抵抗の
一数および七の実装スペースを低減することができる入
力データ設定回路を提供することＫＴｏる。The main purpose of the present invention is to take into account the problems of the conventional type described above, and based on the idea of arranging a switch circuit for data setting on the output side of the dart circuit, it is only necessary to provide a Ghoul-all resistor equal to the number of bits of the data bus. To provide an input data setting circuit that can reduce the number of resistors and the mounting space of seven resistors.
本発明においては、相互に異なるアドレスを割）嶺てら
れた、スイッチ回路および？−）回路を有する複数個の
レジスタ回路によシ構成される、データバスを介してマ
イクａｆロセ、す等に入力されるデータを設定する回路
であって、該ｒ−）回路の出力側に該スイッチ回路を配
電したことを特徴とする入力データ設定回路が提供され
る。In the present invention, switch circuits and ? A circuit for setting data to be input to a microphone AF processor, etc. via a data bus, which is configured by a plurality of register circuits having a r-) circuit, and is configured on the output side of the r-) circuit. An input data setting circuit is provided, characterized in that the switch circuit has power distribution.
本発明の一実施例としての入力データ設定回路が第２図
に示される＠＄ｌＩ２図においては４ピ、トのレジスタ
回路１ａｅｌｂｅｌ・が示される。レジスタ回路１ａは
、ｒ−ト回路１２ｍおよびスイ、子回路１１ｍを有し、
ｒ−ト回路１２ｍの４つの入力状、電源電圧Ｙｅｓ Ｋ
接続され、出力社スイ、子回路ｌＬａ０対応するピッ）
０接点の一方の端子に接続される。スイッチ回路１１ｍ
の各接点の他方の端子は対応するビットのデータバスラ
インに接続される。データバスツインの各ピット線はグ
ールア、ｆ抵抗を介してＶ＠・Ｋｍ続される。An input data setting circuit as an embodiment of the present invention is shown in FIG. 2. In FIG. 2, a 4-pin register circuit 1aelbel is shown. The register circuit 1a has an r-to circuit 12m and a switch sub-circuit 11m,
Four input states of r-to circuit 12m, power supply voltage Yes K
connected, the output power switch, and the corresponding pin of the child circuit lLa0)
Connected to one terminal of the 0 contact. Switch circuit 11m
The other terminal of each contact is connected to the data bus line of the corresponding bit. Each pit line of the data bus twin is connected by V@·Km via a Gourier and f resistor.
ｒ−）１ｎ路１２ａには壜た、アＹレス選択信号３ａが
入力されている。他のレジスタ回路ｔｂｔｘ＠も同様の
構成を有する。A Y-less selection signal 3a is input to the r-)1n path 12a. Other register circuits tbtx@ also have similar configurations.
ｒ−ト回路１２ｍ（１２ｂ、１２＊）は、選択信号によ
り選択されている場合に、入力信号の反′ 非選択時
には、ｆ−）回路の出
力はハイインピーＩンメ状ｌ！または嬉断状態とな、、
！、ユ、イｙＫ１１ｔ、”ｃ７゜−ヶ４２２オ、え。When the r-to circuit 12m (12b, 12*) is selected by the selection signal, the output of the f-) circuit is a high impedance state when the input signal is not selected. Or in a state of joy...
! ,Yu,iyK11t,"c7゜-ga422o,e.
にデータバスツインには影響を及ぼさ壜い、従りスの状
態は選択されているレジスタ
回−の状態−よシ決定される０例えば、レジスタ回路１
１が選択された場合、ｒ−ト回□路１２１社、４つの出
力について「０」を出力する。従って、スイッチ回路１
１ｍの接点が閉じているビットは「０」が出力され、接
点が開いているピ、ト社、！−ルアッ！抵抗により「１
」が出力される０選択されそいないレジスタ回路につい
ては、スイッチ回路の開閉にかかわらず、出力がフロー
ティング状態にある丸め、パスラインの状１１に影響を
及ばさない、このように第２図の入力データ設定回路に
おいては、データバスの各ピッドツインに１つのブール
アラｆ抵抗を設けることで充分であり、レジスタ回路の
数が増加し九場合にも、デールア、！抵抗の個数状変え
る必要がない。For example, the state of the data bus twin is determined by the state of the selected register circuit.
If 1 is selected, the r-to circuit □ route 121 outputs "0" for the four outputs. Therefore, switch circuit 1
A bit with a closed contact of 1m outputs ``0'', and a bit with an open contact, Pi, To,! -Ruaa! 1 due to resistance
For register circuits that are not likely to be selected and output 0, the output is in a floating state regardless of whether the switch circuit is open or closed, and does not affect the shape of the pass line 11, as shown in Figure 2. In the input data setting circuit, it is sufficient to provide one boolean resistor for each pit twin of the data bus, and even if the number of register circuits increases to nine, There is no need to change the number of resistors.
本発明によれば、データバスを介してマイクロデロセ、
を等に入力されるデータを設定する回路において、！−
ルアッデ抵抗の個数および実装スペースを低減すること
ができる。According to the invention, the microderose,
In a circuit that sets input data to etc., ! −
The number of Ruadde resistors and the mounting space can be reduced.
第１図は、従来形の入力データ設定回路の回路図、第２
図は、本発明の一実施例としての入力−−−′設定回路
の回路図である。
（符号の説明）
１’ａ 、 ｌ’ｂ ＃ １’＠ 、 １ ａ ｅ ｌ
ｂ 、 １ ｅ ：レジスタ回路、ｌｌ’ａｓ１１’
ｂ、ｌｌ’ｅ、ｌｌａ、１ｌｂｔ１１＠：スイッチ回航
１２’ａ ＃ １２’ｂ 、 １２’＠＃１２ａｅ１
２ｂ＊１２＠：ｒ−）回路、２１′。
２２へ２３１．２４’、２１．２２．！３．２４：デー
タΔスツイン、ａ’ａ 、 ＠’ｂ ｅ Ｓ’−、Ｓ
ｓ ａ Ｓ ｂｅ３１！＝アドレス選択ツイン、１１１
１ ｅ ｇａｓ ｅ ＲａｍｓＲａｍ ｅ Ｒｂｔ ｅ
Ｒｂ雪ｅ １ｌｌｋｓ ｅ Ｒｂｉ ＊ Ｒａｔ 参
Ｒｍｓａ１Ｒｅｓ Ｉ １ｔｅａ ｅ Ｒ１ｅ Ｒｓ
ｅ Ｒ１ｅ １番：デールア、デ抵抗。
特許出願人
富士通株式会社
特許出願代理人
弁理士 青 木 朗
弁理士西 舘 和 之
弁理士内田幸男
弁理士 山 口 昭 之Figure 1 is a circuit diagram of a conventional input data setting circuit, and Figure 2 is a circuit diagram of a conventional input data setting circuit.
The figure is a circuit diagram of an input ---' setting circuit as an embodiment of the present invention. (Explanation of symbols) 1'a, l'b #1'@, 1 a e l
b, 1 e: register circuit, ll'as11'
b, ll'e, lla, 1lbt11@: Switch rotation 12'a # 12'b, 12'@#12ae1
2b*12@:r-) circuit, 21'. 22 to 231.24', 21.22. ! 3.24: Data ΔS twin, a'a, @'be S'-, S
s a S be31! = Address selection twin, 111
1 e gas e Rams Ram e Rbte
Rb snow e 1llks e Rbi * Rat cf. Rmsa1Res I 1tea e R1e Rs
e R1e No. 1: Dalea, De resistance. Patent applicant Fujitsu Ltd. Patent application agent Akira Aoki Patent attorney Kazuyuki Nishidate Patent attorney Yukio Uchida Patent attorney Akira Yamaguchi
Claims (1)
およびｒ−ト回路を有する複数個のレジスタ回路によシ
構成される、−一タパスを介してマイクロデロセ、す等
に入力されるデータを設定する回路において、 誼ｒ−）回路の出力側に該スイッチ回路を配量したこと
を特徴とする、入力データ設定回路。[Scope of Claims] A register circuit configured by a plurality of register circuits that can be assigned mutually different addresses and has a switch, a slave circuit, and an r-to-circuit; 1. An input data setting circuit for setting data input to a circuit, characterized in that the switch circuit is arranged on the output side of the circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117141A JPS5819930A (en) | 1981-07-28 | 1981-07-28 | Input data setting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117141A JPS5819930A (en) | 1981-07-28 | 1981-07-28 | Input data setting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5819930A true JPS5819930A (en) | 1983-02-05 |
Family
ID=14704467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56117141A Pending JPS5819930A (en) | 1981-07-28 | 1981-07-28 | Input data setting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819930A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS602132U (en) * | 1983-06-13 | 1985-01-09 | サンポツト株式会社 | liquid fuel combustion equipment |
| JPS602134U (en) * | 1983-06-15 | 1985-01-09 | サンポツト株式会社 | liquid combustion device |
| JPS602136U (en) * | 1983-06-15 | 1985-01-09 | サンポツト株式会社 | liquid fuel combustion equipment |
| JPS6275524U (en) * | 1985-10-29 | 1987-05-14 |
-
1981
- 1981-07-28 JP JP56117141A patent/JPS5819930A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS602132U (en) * | 1983-06-13 | 1985-01-09 | サンポツト株式会社 | liquid fuel combustion equipment |
| JPS602134U (en) * | 1983-06-15 | 1985-01-09 | サンポツト株式会社 | liquid combustion device |
| JPS602136U (en) * | 1983-06-15 | 1985-01-09 | サンポツト株式会社 | liquid fuel combustion equipment |
| JPS6330011Y2 (en) * | 1983-06-15 | 1988-08-11 | ||
| JPS6275524U (en) * | 1985-10-29 | 1987-05-14 | ||
| JPH0426907Y2 (en) * | 1985-10-29 | 1992-06-29 |
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