JPS58198971A - Noise detecting circuit - Google Patents
Noise detecting circuitInfo
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- JPS58198971A JPS58198971A JP8194682A JP8194682A JPS58198971A JP S58198971 A JPS58198971 A JP S58198971A JP 8194682 A JP8194682 A JP 8194682A JP 8194682 A JP8194682 A JP 8194682A JP S58198971 A JPS58198971 A JP S58198971A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
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- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、良好な同期分離特性を得るために不可欠なノ
イズ検出回路に関し、とりわけ、半導体集積回路に適し
たノイズ検出回路を提供することを目的とする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a noise detection circuit that is essential for obtaining good synchronization separation characteristics, and in particular, an object of the present invention is to provide a noise detection circuit that is suitable for semiconductor integrated circuits.
従来、良好な同期分離特性を得るために、複合映像信号
のレベルの変化、複合映像信号の平均レベルの変化、あ
るいは外来ノイズ等に対し、そのノイズ検出回路のはた
らきは安定であることが不用欠である。Conventionally, in order to obtain good synchronization separation characteristics, it is essential that the function of the noise detection circuit is stable against changes in the level of the composite video signal, changes in the average level of the composite video signal, or external noise. It is.
第１図は、従来用いられたノイズ検出回路であり、第１
図を参照に従来のノイズ検出回路の動作を説明する。Figure 1 shows a conventionally used noise detection circuit.
The operation of a conventional noise detection circuit will be explained with reference to the drawings.
今、入力端子１に負極性（同期信号が上向き）の複合映
像信号が加わると、トランジスタ９のエミッタ電位は、
ある所定の直流電圧に固定される。Now, when a composite video signal of negative polarity (synchronization signal is upward) is applied to input terminal 1, the emitter potential of transistor 9 becomes
It is fixed at a certain predetermined DC voltage.
すなわち、ダイオード８の順方向抵抗は小さいために前
ＱＩ２複合映像信号の尖頭値は、゛トランジスタ９のエ
ミッタ電位に、ダイオード９の電位を加えた直流電圧に
クランプされ、これが、差動対の一方のトランジスタ４
のベースに与えられる。これらの動作は、複合映像信号
の尖頭値でコンデンサ２を、ダイオード８の回路を介し
て、充電し、一方、この電荷を抵抗７とコンデンサ２で
定まる時定数を複合映像信号の周期よりも充分大きく設
定しておくことにより、トランジスタ４のベースが同尖
頭値にクランプされた状態となるようになされている第
１図中、抵抗６，１ｏはエミッタ抵抗である。That is, since the forward resistance of the diode 8 is small, the peak value of the previous QI2 composite video signal is clamped to the DC voltage that is the sum of the emitter potential of the transistor 9 and the potential of the diode 9. One transistor 4
given on the basis of. These operations charge the capacitor 2 with the peak value of the composite video signal via the circuit of the diode 8, and on the other hand, charge this charge with a time constant determined by the resistor 7 and the capacitor 2 that is longer than the period of the composite video signal. By setting the resistors 6 and 1o sufficiently large, the base of the transistor 4 is clamped to the same peak value. In FIG. 1, the resistors 6 and 1o are emitter resistors.
ところで、トランジスタ９のエミッタのインピーダンス
を零にすることは不可能であり、厳密には、複合映像信
号の大きさ、複合映像信号の平均レベル（以下ＡＰＬと
略記）の変化に対し、完全に尖頭値の変化を零に抑える
ことは、むずかしい。By the way, it is impossible to reduce the impedance of the emitter of the transistor 9 to zero, and strictly speaking, it is impossible to make the impedance of the emitter of the transistor 9 completely zero. It is difficult to keep the change in the initial value to zero.
第３図は、ＡＰＬの変化に対する複合映像信号の動作状
態を示す図であり、図中の複合映像信号はトランジスタ
４のベースに加わるものであり。FIG. 3 is a diagram showing the operating state of the composite video signal with respect to changes in APL, and the composite video signal in the figure is applied to the base of the transistor 4.
ＶＢ は差動対の他方のトランジスタ３のベース電位
を表わす。仮に、トランジスタ９のエミッタインピーダ
ンスを零とみると、トランジスタ３のベース電位Ｖａは
、トランジスタ４のベースに加ワる複合映像信号の尖頭
値よりも、ダイオード１個分、すなわち約０．ＴＶ高く
設定しである。したがって、ノイズがない時は、トラン
ジスタ３が導通であり、トランジスタ４は遮断されてい
る。次にトランジスタ４０ベースに、第３図に示すよう
なＴｈを越えるノイズが加わると、トランジスタ４は、
導通し、Ｐ）ＩＰ）ランジスタ１４も導通するために、
このノイズ検出回路の出力端子１６に、ＶＢを越えたノ
イズのみ出力される。そこで、この出力端子１６に表わ
れるノイズ信号を所定のノイズキャンセラ回路に供給し
、同期分離動作を遮断することにより、耐ノイズ特性の
すぐれた同期分離特性を得ている。VB represents the base potential of the other transistor 3 of the differential pair. Assuming that the emitter impedance of the transistor 9 is zero, the base potential Va of the transistor 3 is one diode higher than the peak value of the composite video signal applied to the base of the transistor 4, that is, approximately 0. The TV is set high. Therefore, when there is no noise, transistor 3 is conductive and transistor 4 is cut off. Next, when noise exceeding Th as shown in FIG. 3 is applied to the base of transistor 40, transistor 4 becomes
In order to conduct the P) IP) transistor 14 as well,
Only noise exceeding VB is output to the output terminal 16 of this noise detection circuit. Therefore, by supplying the noise signal appearing at the output terminal 16 to a predetermined noise canceller circuit and cutting off the synchronization separation operation, a synchronization separation characteristic with excellent noise resistance is obtained.
ところで、第３図から理解できるように、ＡＰＬが、１
０％、６０％、９０％の時の同期信号の尖頭値からＶＢ
までのノイズ検出レベルは、それぞれ、ＶＴ 、 Ｖ２
、 Ｖｓｏとなり、値がことな；でいる。このことは
ＡＰＬの変化によってノイズ検出回路が動作するに足り
るノイズの大きさに差異が生ずることにな妙、ムＰＬの
変化すなわち画像の違いにより、耐ノイズ特性の異なる
同期分離回路を形成する不都合を生ずる。また、第３図
で、ムＰＬ９０饅の時にはムＰＬ１０％、５０％に比較
し、振幅の小さいノイズでノイズ検出回路が動作する反
面、同期信号の尖頭値とＶＢの差が小さいために、Ｖ３
が零、すなわち、同期信号の尖頭値がＶｓに等しいとき
にも、同期信号をノイズと見なし、同期分離動作を遮断
してしまう懸念がある。ＡＰＬの変化による同Ｊ９Ｊ信
号尖頭値の変化を小さく抑えるだめには、トランジスタ
９のエミッタ抵抗を低くすることにより、ある程度可能
となるが、極度に低くすると、ノイズ成分までがクラン
プされ、その結果、ノイズ検出回路の効果を損う不都合
を生ずる。By the way, as can be understood from Figure 3, APL is 1
VB from the peak value of the synchronization signal at 0%, 60%, and 90%
The noise detection levels up to are VT and V2, respectively.
, Vso, and the value is different. This is strange because a change in APL causes a difference in the amount of noise sufficient to operate the noise detection circuit, and a change in PL, that is, a difference in image, creates a disadvantage in forming a sync separation circuit with different noise resistance characteristics. will occur. In addition, in Fig. 3, when the PL is 90, compared to the PL of 10% and 50%, the noise detection circuit operates with noise of small amplitude, but because the difference between the peak value of the synchronization signal and VB is small, V3
Even when the peak value of the synchronization signal is equal to Vs, there is a concern that the synchronization signal will be regarded as noise and the synchronization separation operation will be interrupted. In order to suppress changes in the peak value of the J9J signal due to changes in APL, it is possible to some extent by lowering the emitter resistance of transistor 9, but if it is made extremely low, even the noise component will be clamped, resulting in , which causes a problem that impairs the effectiveness of the noise detection circuit.
本発明は、上記の不都合を排除するためになされたもの
であり、第２図に本発明のノイズ検出回路の実施例を、
第４図に動作を説明するだめの図を示しである。The present invention has been made to eliminate the above-mentioned disadvantages, and FIG. 2 shows an embodiment of the noise detection circuit of the present invention.
FIG. 4 shows a diagram for explaining the operation.
第２図のノイズ検出回路が第１図示の回路と差異を持つ
点は、トランジスタ３のベース電位すなわちＶＢが、第
１図示例では固定バイアスであるのに対し、第２図にお
けるトランジスタ３のベース電位ｖＢ′は、トランジス
タ９のエミッタ電位に追随して変化するところにある。The difference between the noise detection circuit of FIG. 2 and the circuit shown in FIG. 1 is that the base potential of transistor 3, that is, VB, is a fixed bias in the example shown in FIG. The potential vB' changes following the emitter potential of the transistor 9.
すなわち、複合映像信号の大きさ、ＡＰＬの変化によっ
て、トランジスタ９のエミッタ電位が変化しても、それ
に追Ｐｆｕ Ｌ で同レベルの変化量をトランジスタ３
０ベース電位に供給するために、ＶＢ’と複合映像信号
の尖頭値との差、すなわち、ノイズ検出レベルＶ＋’
、 Ｖ２’。In other words, even if the emitter potential of the transistor 9 changes due to changes in the magnitude of the composite video signal and the APL, the amount of change at the same level by the additional Pfu L is applied to the transistor 3.
In order to supply the 0 base potential, the difference between VB' and the peak value of the composite video signal, that is, the noise detection level V+'
, V2'.
Ｖｓ’がＡＰＬの変化に依存せずに一定な値を保持ノー
る。この結果、常に一定のノイズ検出レベルをもった、
ノイズ検出回路となる。なお、第２図におけるトランジ
スタ３０ベース電位ｖＢ′は、トランジスタ９のエミッ
タ電位に、１８．１９のダイオードの順方向電圧を加え
た値に設定される。そして、２０はバイアス供給用抵抗
であり、また、抵抗２１．コンデンサ２２は、ダイオー
ド１９のアノード側に生じたリップル電圧を完全な直流
電圧にするための平滑回路である。第２図のノイズ検出
回路では、トランジスタ４のベースに加わル複合映像信
号の尖頭値すなわち、同期信号の尖頭値とノイズ検出レ
ベルを定めるためのトランジスタ３０ベース電位ｖ／Ｂ
とが、一定な値をもっことになり、従来例のように
ムＰＬの変化、すなわち画像信号の違いによる耐ノイズ
特性の差異や同期信号の尖頭値がＶａ’を越えてしまう
同期分離の誤動作がなく、安定した、同期分離回路を実
現することができ、その工業的価値は大きい。Vs' maintains a constant value regardless of changes in APL. As a result, the noise detection level is always constant.
It becomes a noise detection circuit. Note that the base potential vB' of the transistor 30 in FIG. 2 is set to the sum of the emitter potential of the transistor 9 and the forward voltage of the diode of 18.19. 20 is a bias supply resistor, and resistors 21. The capacitor 22 is a smoothing circuit that converts the ripple voltage generated on the anode side of the diode 19 into a complete DC voltage. In the noise detection circuit shown in FIG. 2, a base potential v/B is applied to the base of the transistor 4 to determine the peak value of the composite video signal, that is, the peak value of the synchronization signal and the noise detection level.
has a constant value, and as in the conventional example, changes in mu PL, that is, differences in noise resistance due to differences in image signals, and synchronization separation where the peak value of the synchronization signal exceeds Va'. It is possible to realize a stable synchronization separation circuit without malfunctions, and its industrial value is great.
第１図は、従来のノイズ検出回路の回路図、第２図は本
発明の実施例におけるノイズ検出回路の回路図、第３図
は、第１図の従来のノイズ検出回路の動作を示す図、第
４図は、本発明の実施例のノイズ検出回路の動作を示す
図である。
１・・・・・・複合映像信号入力端子、２・・・・・・
尖頭クランプ用コンテンサ、３．４・・・・・・差動増
幅器、６゜１０・・・・・・エミッタ抵抗、６・・・・
・・トランジスタ４のコレクタ負荷抵抗、７・・・・・
・尖頭値クランプ用抵抗、８・・・・・尖頭値クランプ
用ダイオード、９・・・・・・エミッタフォロワートラ
ンジスタ、１，１，１２．２０八
・・・・・・バイアス供給用抵抗、１３．１８．１９・
・・・・・バイアス供給ダイオード、１４・・・・・・
ノイズ検出出力トランジスタ、１６・・・・・・トラン
ジスター４のコレクタ負荷抵抗、１６・・・・・・ノイ
ズ検出回路の出力端子、１７・・・・・・電源端子、２
１・・・・・・平滑用抵抗、２２・・・・・・平滑用コ
ンデンサ。
代理人の氏名 弁理士 中 尾 敏 男 はが１名蘂１
図
第 ２ 図
＼
２
第３図
Ａｐム（７り
第４図
ＡＦＬ、（γ０）FIG. 1 is a circuit diagram of a conventional noise detection circuit, FIG. 2 is a circuit diagram of a noise detection circuit according to an embodiment of the present invention, and FIG. 3 is a diagram showing the operation of the conventional noise detection circuit of FIG. , FIG. 4 is a diagram showing the operation of the noise detection circuit according to the embodiment of the present invention. 1... Composite video signal input terminal, 2...
Pointed clamp capacitor, 3.4...Differential amplifier, 6゜10...Emitter resistor, 6...
...Collector load resistance of transistor 4, 7...
・Resistance for peak value clamp, 8... Diode for peak value clamp, 9... Emitter follower transistor, 1, 1, 12.20 8... Resistor for bias supply , 13.18.19・
...Bias supply diode, 14...
Noise detection output transistor, 16... Collector load resistance of transistor 4, 16... Output terminal of noise detection circuit, 17... Power supply terminal, 2
1... Smoothing resistor, 22... Smoothing capacitor. Name of agent: Patent attorney Toshio Nakao 1 name: 1 name
Figure 2 Figure 2 ＼ 2 Figure 3 Apmu (7ri Figure 4 AFL, (γ0)
Claims (1)
抗からなる尖頭値クランプ回路を通じて、エミッタフォ
ロワートランジスタのエミッタ基準電位点に入力すると
ともに、このクランプレベル信号を、ノイズ検出回路を
構成する差動増幅器の一方のトランジスタのペニスに入
力し、前記エミッタフォロワートランジスタのエミッタ
と電源端子との間に、前記クランプレベルとは所定の電
位差値を保持するバイアス供給回路を設けて、その所定
バイアス点の電位を差動増幅器の他方のトランジスタの
ベースに接続したことを特徴とするノイズ検出回路。A signal containing a noise component is input to the emitter reference potential point of the emitter follower transistor through a peak value clamp circuit consisting of a capacitor, a diode, and a resistor, and this clamp level signal is input to the differential amplifier that constitutes the noise detection circuit. A bias supply circuit is provided between the emitter of the emitter follower transistor and the power supply terminal to maintain a predetermined potential difference value from the clamp level, and the potential at the predetermined bias point is A noise detection circuit characterized in that the circuit is connected to the base of the other transistor of a dynamic amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8194682A JPS58198971A (en) | 1982-05-14 | 1982-05-14 | Noise detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8194682A JPS58198971A (en) | 1982-05-14 | 1982-05-14 | Noise detecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58198971A true JPS58198971A (en) | 1983-11-19 |
Family
ID=13760664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8194682A Pending JPS58198971A (en) | 1982-05-14 | 1982-05-14 | Noise detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58198971A (en) |
-
1982
- 1982-05-14 JP JP8194682A patent/JPS58198971A/en active Pending
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