JPS5819180B2 - How to detect errors in signal transmission - Google Patents

How to detect errors in signal transmission

Info

Publication number
JPS5819180B2
JPS5819180B2 JP53066868A JP6686878A JPS5819180B2 JP S5819180 B2 JPS5819180 B2 JP S5819180B2 JP 53066868 A JP53066868 A JP 53066868A JP 6686878 A JP6686878 A JP 6686878A JP S5819180 B2 JPS5819180 B2 JP S5819180B2
Authority
JP
Japan
Prior art keywords
data
signal
signal line
address signal
transmitted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP53066868A
Other languages
Japanese (ja)
Other versions
JPS54157405A (en
Inventor
香川栄一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP53066868A priority Critical patent/JPS5819180B2/en
Publication of JPS54157405A publication Critical patent/JPS54157405A/en
Publication of JPS5819180B2 publication Critical patent/JPS5819180B2/en
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/12Arrangements for detecting or preventing errors in the information received by using return channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

【発明の詳細な説明】 この発明はプログラム制御装置間におけるデータの授受
についてデータ伝送制御及びデータ伝送検査方式に関す
るものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data transmission control and data transmission inspection method for exchanging data between program control devices.

以下簡略の為、2個のプログラム制御装置間において一
方から他方へデータを伝送する場合について説明する。
For the sake of simplicity, a case will be described below in which data is transmitted from one to the other between two program control devices.

従来この種の方式として第1図又は第2図又は第3図に
示すものがあった。
Conventionally, this type of system has been shown in FIG. 1, FIG. 2, or FIG. 3.

第1図において1,2は各々プログラム制御装置、3は
データの種別を示すアドレス信号にパリティビットを付
加したアドレス信号線、4は3に対応するデータの内容
を示すデータ信号にパリティビットを付加したデータ信
号線を示す。
In Figure 1, 1 and 2 are program control devices, 3 is an address signal line in which a parity bit is added to the address signal indicating the type of data, and 4 is a parity bit added to the data signal indicating the content of the data corresponding to 3. This figure shows the data signal line.

第2図において、5はデータの種別或いζジデータの個
数或いはデータの内容を示すデータ信号線を示す。
In FIG. 2, numeral 5 indicates a data signal line indicating the type of data, the number of ζ-data, or the content of the data.

第3図において、6はデータの種別を示すアドレス信号
線、7は6を返信するリードバックアドレス信号線、8
は6に対応するデータの内容を示すデータ信号線、9は
8を返信するリードバックデータ信号線を示す。
In FIG. 3, 6 is an address signal line indicating the type of data, 7 is a readback address signal line that returns 6, and 8 is a readback address signal line that returns 6.
9 indicates a data signal line indicating the content of data corresponding to 6, and 9 indicates a readback data signal line that returns 8.

又、上記のアドレス信号線、データ信号線の本数につい
ては一般的な通例としてアドレス信号、データ信号共1
6ビツトとし、パリティピットは1ビツトと考えると、
3,4は17ビツト、5,6,7,8.9は16ビツト
で構成される。
Regarding the number of address signal lines and data signal lines mentioned above, as a general rule, both address signal and data signal lines are 1.
Assuming that there are 6 bits and the parity pit is 1 bit,
Bits 3 and 4 are made up of 17 bits, and bits 5, 6, 7, and 8.9 are made up of 16 bits.

次に動作について説明する。Next, the operation will be explained.

第1図は送信側プログラム制御装置1が、アドレス信号
線3にデータの種別を示すアドレス信号とパリティピッ
トを生成したものを乗せ、データ信号線4に3に対応す
るデータ信号とパリティビットを生成したものを乗せて
受信側プログラム制御装置2へ送信する。
In FIG. 1, a transmitting program control device 1 places a generated address signal indicating the type of data and a parity bit on an address signal line 3, and generates a data signal and a parity bit corresponding to 3 on a data signal line 4. The received program control device 2 is then sent to the program control device 2 on the receiving side.

2では送信されたアドレス信号及びデータ信号を読込ん
で各々17ビツトのパリティチェックを行ってデータ伝
送時の正否を検査する。
In step 2, the transmitted address signal and data signal are read and a 17-bit parity check is performed on each to check whether the data is transmitted correctly or not.

第2図は送信側プログラム制御装置1がデータ信号線5
にデータの種別を示すアドレス信号及びデータの個数を
示すデータ長信号及びデータ長信号で指定された数だけ
のデータの内容を示すデータ信号及び上記データの総和
のチェックサム信号を受信側プログラム制御装置2へ順
次送信する。
In FIG. 2, the transmitting side program control device 1 connects the data signal line 5
The receiving side program control device receives an address signal indicating the type of data, a data length signal indicating the number of data, a data signal indicating the contents of the number of data specified by the data length signal, and a checksum signal of the sum of the above data. 2 sequentially.

2では送信されてくる上記データを順次読込み、最後に
サムチェックを行ってデータ伝送時の正否を検査する。
In step 2, the transmitted data is sequentially read, and finally a sum check is performed to check whether the data is transmitted correctly or not.

第3図は送信側プログラム制御装置1がアドレス信号線
6にデータの種別を示すアドレス信号を乗せ、データ信
号線8に6に対応するデータ信号を乗せて受信側プログ
ラム制御装置2へ送信する。
In FIG. 3, the transmitting side program control device 1 puts an address signal indicating the type of data on the address signal line 6, puts a data signal corresponding to 6 on the data signal line 8, and transmits it to the receiving side program control device 2.

2では送信されたアドレス信号及びデータ信号を読込ん
で次にアドレス信号をリードバックアドレス信号線7に
乗せ、データ信号をリードバックデータ信号線9に乗せ
て1へ返信する。
2 reads the transmitted address signal and data signal, then puts the address signal on the readback address signal line 7, puts the data signal on the readback data signal line 9, and sends it back to 1.

1ではリードバックアドレス信号及びリードバックデー
タ信号を読込んで先に送信したアドレス信号及びデータ
信号と比較してデータ伝送時の正否を検査する。
In step 1, the readback address signal and the readback data signal are read and compared with the previously transmitted address signal and data signal to check whether the data transmission is correct or not.

従来のデータ伝送制御方式は以上のように構成されてい
るので次のような欠点があった。
Since the conventional data transmission control system is configured as described above, it has the following drawbacks.

第1図ではパリティチェック方式をとっている為アドレ
ス信号線及びデータ信号線に各々パリティビットが余分
に必要である。
In FIG. 1, since a parity check method is used, extra parity bits are required for each of the address signal line and the data signal line.

又、パリティビットの生成及びチェックはプログラム処
理で行われる時はデータ伝送制御のプログラム処理が煩
雑となる。
Furthermore, when generation and checking of parity bits are performed by program processing, the program processing for data transmission control becomes complicated.

また、ハードウェアでパリティビットの生成及チェック
を行えばそれだけ回路構成が大きく!なる。
Also, if the parity bits are generated and checked in hardware, the circuit configuration becomes larger! Become.

第2図ではデータ信号線が一種類の為送信順序毎にアド
レス信号かデータ長信号かデータ信号か或いはチェック
サム信号か判断しなければならず、プログラム処理が煩
雑となる。
In FIG. 2, since there is only one type of data signal line, it is necessary to determine whether it is an address signal, data length signal, data signal, or checksum signal for each transmission order, which makes the program processing complicated.

又チェックサム方却式をとっている為データ信号線の一
本がもし断線していてもデータ伝送上のエラーは検知で
きない欠点がある。
Furthermore, since it uses a checksum method, it has the disadvantage that even if one of the data signal lines is disconnected, an error in data transmission cannot be detected.

第3図ではデータ伝送方法は容易でエラーチェックも完
全になされるが、信号線の構成が多くなこるという欠点
があった。
In FIG. 3, the data transmission method is easy and error checking is completely performed, but there is a drawback that the configuration of signal lines is large.

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、第3図におけるリードバックアド
レス信号線7とリードバックデータ信号線9を論理的に
組合せることよりデータ伝J送方法を容易にしかも伝送
エラーチェックも簡単に行えるデータ伝送制御方式を提
供するものである。
This invention has been made to eliminate the drawbacks of the conventional ones as described above, and the data transmission is improved by logically combining the readback address signal line 7 and the readback data signal line 9 shown in FIG. The present invention provides a data transmission control method that is easy to perform and can also easily check for transmission errors.

以下、この発明の一実施例を図について説明する。An embodiment of the present invention will be described below with reference to the drawings.


第4図において10は2で読込んだアドレス信号及びデ
ータ信号をある論理でもって−っにまとめて1へ返信さ
れるリードバック信号(16ビツト)線を示す。
4
In FIG. 4, reference numeral 10 indicates a readback signal (16 bits) line in which the address signal and data signal read in step 2 are grouped together with a certain logic and sent back to step 1.

第4図においてリードバックデータ信号線10へはアド
レス信号線6とデータ信号線8より読込んだデータの各
ビット毎の排他的論理和(ExclusiveOR)を
とったものを送信する。
In FIG. 4, the exclusive OR of the data read from the address signal line 6 and data signal line 8 for each bit is transmitted to the readback data signal line 10.

第5図は排他的論理和の真理値表を示す。FIG. 5 shows a truth table for exclusive OR.

1が62,8を通じて送信したデータをA、D。1 sent data through 62 and 8 to A and D.

2が6,8を通じて受信したデータをA’、D’、2が
10を通して送信したデータをE、1が10を通じて受
信したデータをE′とすると、次の式が成り立つ。
Assuming that the data received by 2 through 6 and 8 are A' and D', the data transmitted by 2 through 10 is E, and the data received by 1 through 10 is E', the following equation holds true.

E=A’■D′ ここで A←A 、’ D’=D 、 E’= Eの時
に限って、E′■A=E■A−(A’■D/ )■A=
A■D■A =D またはE[株]D=E■D=(A灯Φす■D=A■D■
D=A の関係が成立する。
E=A'■D' Here, only when A←A, 'D'=D, E'=E, E'■A=E■A-(A'■D/)■A=
A■D■A =D or E[stock]D=E■D=(A lampΦsu■D=A■D■
The relationship D=A holds true.

即ち、1は6を通して送信したアドレス信号Aと10を
通して読込んだデータE′の排他的論理和をとり、8を
通して送信したデータ信号りと比較するかまたは、送信
データ信号りと返信データE′の排他的論理和を求め、
送信アドレス信号Aと比較することによって、信号伝送
の誤りを検出することができる。
That is, 1 takes the exclusive OR of the address signal A transmitted through 6 and the data E' read through 10, and compares it with the data signal transmitted through 8, or compares it with the transmitted data signal and the reply data E'. Find the exclusive OR of
By comparing with the transmission address signal A, errors in signal transmission can be detected.

なお、上記実施例は1から2へのデータ伝送に限ったが
、逆に1でアドレス指定したデータを2から受取る場合
にも転用できる。
Although the above embodiment is limited to data transmission from 1 to 2, it can also be applied to the case where data addressed by 1 is received from 2.

以上のように、この発明によれば、プログラム制御装置
間のデータ伝送方法においてアドレス信号とデータ信号
を論理的に組合せることにより、システム構成が簡略で
、プログラム処理も容易でかつ伝送上の信頼性の高いも
のが得られる効果がある。
As described above, according to the present invention, by logically combining address signals and data signals in a data transmission method between program control devices, the system configuration is simple, program processing is easy, and transmission reliability is achieved. It has the effect of obtaining something with high sexiness.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図、第2図、第3図は従来のデータ伝送制御方式を
示すシステム構成図、第4図は本発明の一実施例による
システム構成図、第5図は排他的論理和の真理値図であ
る。 図において、1は送信側プロゲラ今装置、2は受信側プ
ログラム装置、6はアドレス信号線、8はデータ信号線
、10は返信データ信号線である。 なお、図中、同一符号は同−又は相当部分を示す。
Figures 1, 2, and 3 are system configuration diagrams showing conventional data transmission control methods, Figure 4 is a system configuration diagram according to an embodiment of the present invention, and Figure 5 is the truth value of exclusive OR. It is a diagram. In the figure, reference numeral 1 designates a transmitting prologue device, 2 a receiving program device, 6 an address signal line, 8 a data signal line, and 10 a return data signal line. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】[Claims] 1 プログラム装置間にて送受信されるアドレス信号お
よびデータ信号の伝送の誤りを検出する方法において、
受信側のプログラム装置は受信アドレス信号と受信デー
タ信号の排他的論理和信号を求めてこれを送信側プログ
ラム装置に返信し、前記送信側プログラム装置はこの返
信された前記排他的論理和信号と送信アドレス信号(ま
たは送信データ信号)との排他的論理和信号を求め、こ
れを送信データ信号(または送信アドレス信号)と比較
により同一性を調べることを特徴とする信号電送の誤り
を検出する方法。
1. In a method for detecting errors in transmission of address signals and data signals transmitted and received between programming devices,
The receiving side programming device obtains an exclusive OR signal of the received address signal and the received data signal and returns it to the sending side programming device, and the sending side programming device combines this returned exclusive OR signal with the sending signal. A method for detecting errors in signal transmission, characterized in that an exclusive OR signal with an address signal (or a transmitted data signal) is obtained, and this is compared with the transmitted data signal (or a transmitted address signal) to check for identity.
JP53066868A 1978-06-01 1978-06-01 How to detect errors in signal transmission Expired JPS5819180B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP53066868A JPS5819180B2 (en) 1978-06-01 1978-06-01 How to detect errors in signal transmission

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP53066868A JPS5819180B2 (en) 1978-06-01 1978-06-01 How to detect errors in signal transmission

Publications (2)

Publication Number Publication Date
JPS54157405A JPS54157405A (en) 1979-12-12
JPS5819180B2 true JPS5819180B2 (en) 1983-04-16

Family

ID=13328264

Family Applications (1)

Application Number Title Priority Date Filing Date
JP53066868A Expired JPS5819180B2 (en) 1978-06-01 1978-06-01 How to detect errors in signal transmission

Country Status (1)

Country Link
JP (1) JPS5819180B2 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5336436A (en) * 1976-09-16 1978-04-04 Mitsubishi Electric Corp Transmission data monitor unit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5336436A (en) * 1976-09-16 1978-04-04 Mitsubishi Electric Corp Transmission data monitor unit

Also Published As

Publication number Publication date
JPS54157405A (en) 1979-12-12

Similar Documents

Publication Publication Date Title
JPS607549A (en) Fault diagnosing device
US5453999A (en) Address verification system using parity for transmitting and receiving circuits
US4580265A (en) Failure detection method and apparatus
JPS5819180B2 (en) How to detect errors in signal transmission
JPH07200419A (en) Bus interface device
US5835511A (en) Method and mechanism for checking integrity of byte enable signals
JP2006301784A (en) Programmable logic controller
JP2806856B2 (en) Diagnostic device for error detection and correction circuit
JP2864611B2 (en) Semiconductor memory
JPS61110243A (en) Diagnostic system for error correcting and detecting circuit
JPS62226353A (en) Storage device with ras circuit
JPS6373437A (en) Checking system for parity circuit
JPS6155696B2 (en)
JPH0689236A (en) Random access memory monitor circuit
JP3106448B2 (en) Processor unit
JPS63148335A (en) Error detector
JPS6237756A (en) Error detecting circuit
JPH0324601A (en) Control method
JPS5860497A (en) Error detection control system
JPH04192038A (en) Parity check device
JPH01273450A (en) Test system for data error detecting circuit
JPH01116747A (en) Cache lsi
JPH04121139U (en) data transmitting/receiving device
JPS6123263A (en) Test system
JP2002297454A (en) Parity checking method and apparatus