JPS58184749A - 半導体用リ−ドピンのろう付方法 - Google Patents
半導体用リ−ドピンのろう付方法Info
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- JPS58184749A JPS58184749A JP6820982A JP6820982A JPS58184749A JP S58184749 A JPS58184749 A JP S58184749A JP 6820982 A JP6820982 A JP 6820982A JP 6820982 A JP6820982 A JP 6820982A JP S58184749 A JPS58184749 A JP S58184749A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
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- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
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- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体用リードビンのろう付方法の改良に関
する。
する。
近時、半導体ＩＣ或いはＬ８ＩＦｉ、高信頼性。
高集積化のｌＰｉ？ｌＩから従来使用されてきたデエア
ルイン・パッケージ型のものからプラグイン・パッケー
ジ型のものに変りつつある。
ルイン・パッケージ型のものからプラグイン・パッケー
ジ型のものに変りつつある。
このプラグイン・パッケージＩＣ用リードビンのセラミ
ック基板へのろう付は、従来第１図ａＫ示す如くセラミ
ックＩＫメタライズし、そのメタライズ２の上Ｋ Ｎ
ｉめっｌ！＋３を施して成るセラミック基板４のＮｉめ
っき３上に、第１図すに示す如くカーボン冶具５を用い
てろう材６′ｆｔセットし、さらＫその上にリードピン
７をセットし、然る後炉中ろう付する方法が一般的であ
った。
ック基板へのろう付は、従来第１図ａＫ示す如くセラミ
ックＩＫメタライズし、そのメタライズ２の上Ｋ Ｎ
ｉめっｌ！＋３を施して成るセラミック基板４のＮｉめ
っき３上に、第１図すに示す如くカーボン冶具５を用い
てろう材６′ｆｔセットし、さらＫその上にリードピン
７をセットし、然る後炉中ろう付する方法が一般的であ
った。
ところで、このろう付方法では、ろう材６が粒状の非常
に小さなものである為、セラミック基板４のＮ１めっき
３上にセットされないものが出たり、或いはセットされ
てもろう材６の位置が悪い為にリードピン７がろう付さ
れなかったり、ろう付不良によりろう付強度不足が生じ
た。しかも一度リードピン７のろう付不良を起したセラ
ミツク基板４Ｆｉ廃棄処分するか、又はリードピン７を
再ろう付するのであるが、前者はセラミック基板４０歩
貿りが非常ＫＭ（なり、後者＃′；ｔ４＆だ手間がかか
るものである。
に小さなものである為、セラミック基板４のＮ１めっき
３上にセットされないものが出たり、或いはセットされ
てもろう材６の位置が悪い為にリードピン７がろう付さ
れなかったり、ろう付不良によりろう付強度不足が生じ
た。しかも一度リードピン７のろう付不良を起したセラ
ミツク基板４Ｆｉ廃棄処分するか、又はリードピン７を
再ろう付するのであるが、前者はセラミック基板４０歩
貿りが非常ＫＭ（なり、後者＃′；ｔ４＆だ手間がかか
るものである。
この為、＠２図ａに示す如くリードピン７４Ｃろう材６
′をろう付し、良品を選別して第２図すに示す如くセラ
ミック基板４にセットし、炉中ろう付する方法が行われ
ている。
′をろう付し、良品を選別して第２図すに示す如くセラ
ミック基板４にセットし、炉中ろう付する方法が行われ
ている。
然しこの方法では、リードピン７へのろう材６′へのろ
う付不良が多い為、選別に極めて多くの労力を要する。
う付不良が多い為、選別に極めて多くの労力を要する。
しかも第３図ａ、ｂに示す如くろう材６′の位置により
外周面にろう材６’ｌＤｔわ９込んだり一ドビン７がで
きると、容易に選別しきれないものであり、このリード
ピン７がセラミック基板４にろう付されると、ろう付強
度不足、ろう付不能などの現象が生じ丸。
外周面にろう材６’ｌＤｔわ９込んだり一ドビン７がで
きると、容易に選別しきれないものであり、このリード
ピン７がセラミック基板４にろう付されると、ろう付強
度不足、ろう付不能などの現象が生じ丸。
本発明は斯かる諸事情に鑑みなされたものであり、リー
ドピンをセラミック基板の所定位置に確実に且つ正確に
ろう付できて、ろう付不良、ろう付強度不足の生じない
半導体用リードビンのろう付方法を提供せんとするもの
である。
ドピンをセラミック基板の所定位置に確実に且つ正確に
ろう付できて、ろう付不良、ろう付強度不足の生じない
半導体用リードビンのろう付方法を提供せんとするもの
である。
本発明にＩる半導体用リードビンのろう付方法は、第４
図１に示す如くろう丼、、となる材料の一成１ 分８をリードピン７の全表面に″めっきし、一方路４図
ｂＫ示す如くセラミツク基板４０所定位置にろう材とな
る材料の残りの成分９を所定量だ叶少くとも一層めっき
し、然る後このセラミック基板４のめっき層９上に第４
ｍＣＫ示す如く前記のめっきされ喪リードビン７をセッ
トし、炉中ろう付することを特徴とするものである。
図１に示す如くろう丼、、となる材料の一成１ 分８をリードピン７の全表面に″めっきし、一方路４図
ｂＫ示す如くセラミツク基板４０所定位置にろう材とな
る材料の残りの成分９を所定量だ叶少くとも一層めっき
し、然る後このセラミック基板４のめっき層９上に第４
ｍＣＫ示す如く前記のめっきされ喪リードビン７をセッ
トし、炉中ろう付することを特徴とするものである。
尚、リードピン７の全表面にめっきする成分８は、リー
ドピン７に用いられているｒｅ−Ｎｉ−＋Ｃｏ）合金と
固溶せず且つ電気伝導度に優れ耐食性の良い金属、例え
ばＡｇなどが適し、セラミツク基板４０所定位ｔＫめり
きする残シの成分９Ｆｉ、前記成分８及びＦｅ−Ｎ１−
（Ｃｏ）合金と共晶或い＃ｉ固溶し、融点を下げ且つ電
気伝導度の良好な金属、例えばＣｕ、８ｎ、Ｚｏなどが
好ましい。
ドピン７に用いられているｒｅ−Ｎｉ−＋Ｃｏ）合金と
固溶せず且つ電気伝導度に優れ耐食性の良い金属、例え
ばＡｇなどが適し、セラミツク基板４０所定位ｔＫめり
きする残シの成分９Ｆｉ、前記成分８及びＦｅ−Ｎ１−
（Ｃｏ）合金と共晶或い＃ｉ固溶し、融点を下げ且つ電
気伝導度の良好な金属、例えばＣｕ、８ｎ、Ｚｏなどが
好ましい。
前記の如くろう材となる材料の一成分８ｔ−めっきした
リードピン７を、ろう材となる材料の残シの成分９をめ
っきしたセラミック基板４に炉中ろう付すると、第４図
ｄＫ示す如くろう材成分８゜９は共晶又は固溶する為、
低い温度でろう材成分・１１．。
リードピン７を、ろう材となる材料の残シの成分９をめ
っきしたセラミック基板４に炉中ろう付すると、第４図
ｄＫ示す如くろう材成分８゜９は共晶又は固溶する為、
低い温度でろう材成分・１１．。
８．９の拡散が起ヤ、合金ろう材１ｏとな）、良好なフ
ィレットが形成されて、確実に且つ所定位置に正確にろ
う付される。しかもこのろう付されたリードピン７は、
表面に電気伝導ｆＫ優れ耐食性の良い金属のろう材成分
８が薄く均一に残るので、低接触抵抗特性を有するもの
である。ま九本発明の半導体用リードビンのろう付方法
は、ろう材成分８，９をめっき法によυリードピン７、
セラミック基板４に取付けるので、均一なろう合金１０
によってろう付されることＫなるので、歩留りの良いろ
う付を行うことができる。
ィレットが形成されて、確実に且つ所定位置に正確にろ
う付される。しかもこのろう付されたリードピン７は、
表面に電気伝導ｆＫ優れ耐食性の良い金属のろう材成分
８が薄く均一に残るので、低接触抵抗特性を有するもの
である。ま九本発明の半導体用リードビンのろう付方法
は、ろう材成分８，９をめっき法によυリードピン７、
セラミック基板４に取付けるので、均一なろう合金１０
によってろう付されることＫなるので、歩留りの良いろ
う付を行うことができる。
次に本発明による半導体用リードビンのろう付方法の効
果を明瞭ならしめる為に１その具体的な実施例と従来例
について説明する。
果を明瞭ならしめる為に１その具体的な実施例と従来例
について説明する。
第４図ａＫ示す如（Ｆｅ−Ｎｉ４２ 重量嘔よ）虞−る
直径０．３５ Ｍ、長さ３．５１ｇのり−ドビン７０金
表向に、Ａｇ ８ｔ２０μノくレルめっきし、一方路４
図すに示す如くセラミックＩＫメタライズし、そのメタ
ライズ２の上に無電解Ｎｉめつｌ！３を施して成るセラ
ミック基板４のＮｉめり１！３の上に、無電解Ｃｕめつ
き９を５μ施し喪。然る後こＯセラミ−ツク基板４のＣ
ｕめつき９上に第４図ｃＫ示す如く前記のＡｇめつ１！
８の施され友リードビン７をセットし、８５０℃、Ｈ２
気流中のコンベア炉で加熱して、第４図ｄＫ示す如くリ
ードピン７をセラミック基板４にろう付した。
直径０．３５ Ｍ、長さ３．５１ｇのり−ドビン７０金
表向に、Ａｇ ８ｔ２０μノくレルめっきし、一方路４
図すに示す如くセラミックＩＫメタライズし、そのメタ
ライズ２の上に無電解Ｎｉめつｌ！３を施して成るセラ
ミック基板４のＮｉめり１！３の上に、無電解Ｃｕめつ
き９を５μ施し喪。然る後こＯセラミ−ツク基板４のＣ
ｕめつき９上に第４図ｃＫ示す如く前記のＡｇめつ１！
８の施され友リードビン７をセットし、８５０℃、Ｈ２
気流中のコンベア炉で加熱して、第４図ｄＫ示す如くリ
ードピン７をセラミック基板４にろう付した。
第１図ａＫ示す如くセラミックｌにメタライズし、その
メタライズ２の上に無電解Ｎｉめつき３を施して成るセ
ラミック基板４のＮｊ めりき３上に、第１図すに示す
如くカーボン冶具５を用いてＡｇ−Ｃｕ２８ 重量慢
より成る直径０．３５ｍ、高さ０、３５ ＩＩＪの粒状
のろう材６ｆ：セットし、さらにその七に直径０．３５
ｍｍ、長さ４ｕのＦｅ−Ｎｉ４２重量−より成るリード
ピン７をセットし、然る後８５０℃。
メタライズ２の上に無電解Ｎｉめつき３を施して成るセ
ラミック基板４のＮｊ めりき３上に、第１図すに示す
如くカーボン冶具５を用いてＡｇ−Ｃｕ２８ 重量慢
より成る直径０．３５ｍ、高さ０、３５ ＩＩＪの粒状
のろう材６ｆ：セットし、さらにその七に直径０．３５
ｍｍ、長さ４ｕのＦｅ−Ｎｉ４２重量−より成るリード
ピン７をセットし、然る後８５０℃。
Ｈ２気流中のコンベア炉で加熱してリードピン７をセラ
ミック基４ｋＬ４ｔｉｃろう付した。
ミック基４ｋＬ４ｔｉｃろう付した。
然して実施例及び従来例のリードピンのろう付具合を検
査した処、実施例のものはリードピンがセラミック基板
に確実に且つ所定位置に正確にろう付されてろう付強度
が高く且つ歩留、Ｑ １００％で、その上り−ドビンの
表面に均一に薄＜Ａｇめっきされて低接触抵抗特性を有
していたのに対し、従来例のものはろう付不良によるろ
う付強度不足。
査した処、実施例のものはリードピンがセラミック基板
に確実に且つ所定位置に正確にろう付されてろう付強度
が高く且つ歩留、Ｑ １００％で、その上り−ドビンの
表面に均一に薄＜Ａｇめっきされて低接触抵抗特性を有
していたのに対し、従来例のものはろう付不良によるろ
う付強度不足。
ろう付されないものなどが４０憾もあって甚だ歩留りが
悪かった。
悪かった。
以上詳記した通シ本発明の半導体用リードビンのろう付
方法によれば、リードビンをセラミック基板の所定位置
に確実に且つ正確にろう付できて、ろう付不良、ろう付
強度不足が全く生ぜず、その上リードピンの表面に均一
に薄く電気伝導度が高く耐食性の良いろう材の一成分が
めっきされて残るので、リードビンに低接触抵抗特性が
備わる等の優れ大効果がある。
方法によれば、リードビンをセラミック基板の所定位置
に確実に且つ正確にろう付できて、ろう付不良、ろう付
強度不足が全く生ぜず、その上リードピンの表面に均一
に薄く電気伝導度が高く耐食性の良いろう材の一成分が
めっきされて残るので、リードビンに低接触抵抗特性が
備わる等の優れ大効果がある。
第１図ａ、ｂは従来の半導体用リードビンのろう付方法
の工程を示す図、館２図ａ、ｂは［Ｋ従来の半導体用リ
ードピンのろう付方法の工Ｓｔ−示す図、第３図ａ、ｂ
はろう材をろう付したリードビンの不良品を示す図、第
＋ＷＪｍ 、 ｂ 、 ｃ 、櫨は本発明による半導体
用リードピンのろう付方法の工程を示す図である。 ｌ・・・・・・セラミック、２・・・・・・メタライズ
、３−−−−−−Ｎｉめっき、４・・・・・・セラミッ
ク基板、７・・・・・・リードビン、８・・・・・・ろ
う材となる材料の一成分、９・・・・・・ろう材となる
材料の残りの成分、ｌＯ・・・・・・合金ろう材。 出願人 田中貴金属工業株式会社 ″１ｉ 第４図（Ｑ） 第４図（ｂ） 第４図（Ｃ） 第４図（ＣＩ）
の工程を示す図、館２図ａ、ｂは［Ｋ従来の半導体用リ
ードピンのろう付方法の工Ｓｔ−示す図、第３図ａ、ｂ
はろう材をろう付したリードビンの不良品を示す図、第
＋ＷＪｍ 、 ｂ 、 ｃ 、櫨は本発明による半導体
用リードピンのろう付方法の工程を示す図である。 ｌ・・・・・・セラミック、２・・・・・・メタライズ
、３−−−−−−Ｎｉめっき、４・・・・・・セラミッ
ク基板、７・・・・・・リードビン、８・・・・・・ろ
う材となる材料の一成分、９・・・・・・ろう材となる
材料の残りの成分、ｌＯ・・・・・・合金ろう材。 出願人 田中貴金属工業株式会社 ″１ｉ 第４図（Ｑ） 第４図（ｂ） 第４図（Ｃ） 第４図（ＣＩ）
Claims (1)
- ろう材となる材料の一成分をリードビンの全表面にめっ
きし、残りの成分をセラミック基板の所定位置に所定量
だけ少くとも一層めっきし、然る後このセラミック基板
のめつき層上に前記のめつきされたリードピンをセット
し、炉中ろう付することを特徴とする半導体用リードビ
ンのろう付方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6820982A JPS58184749A (ja) | 1982-04-23 | 1982-04-23 | 半導体用リ−ドピンのろう付方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6820982A JPS58184749A (ja) | 1982-04-23 | 1982-04-23 | 半導体用リ−ドピンのろう付方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184749A true JPS58184749A (ja) | 1983-10-28 |
| JPH0226787B2 JPH0226787B2 (ja) | 1990-06-12 |
Family
ID=13367172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6820982A Granted JPS58184749A (ja) | 1982-04-23 | 1982-04-23 | 半導体用リ−ドピンのろう付方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184749A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003072288A1 (de) * | 2002-02-28 | 2003-09-04 | Infineon Technologies Ag | Verbindung mit einer diffusionslotstelle und verfahren zu ihrer herstellung |
-
1982
- 1982-04-23 JP JP6820982A patent/JPS58184749A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003072288A1 (de) * | 2002-02-28 | 2003-09-04 | Infineon Technologies Ag | Verbindung mit einer diffusionslotstelle und verfahren zu ihrer herstellung |
| US7368824B2 (en) | 2002-02-28 | 2008-05-06 | Infineon Technologies Ag | Diffusion solder position, and process for producing it |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226787B2 (ja) | 1990-06-12 |
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