JPS58181166A - 多重並列計算方法およびその装置 - Google Patents
多重並列計算方法およびその装置Info
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- JPS58181166A JPS58181166A JP57062590A JP6259082A JPS58181166A JP S58181166 A JPS58181166 A JP S58181166A JP 57062590 A JP57062590 A JP 57062590A JP 6259082 A JP6259082 A JP 6259082A JP S58181166 A JPS58181166 A JP S58181166A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、多数の処理装置を結合して並列処理を行なわ
せる計算システムにおいて、処理装置間の結合関係を、
問題の性質に適合するように自由に設定できるようにす
る方法に関するものである。
せる計算システムにおいて、処理装置間の結合関係を、
問題の性質に適合するように自由に設定できるようにす
る方法に関するものである。
（背景技術）
高密度集積回路技術の発達に伴って、多数の処理装置を
結合して高度の並列処理を行なわせる計算システムが、
種々提案・構築されている。
結合して高度の並列処理を行なわせる計算システムが、
種々提案・構築されている。
それらは、これ迄のところすべて、多数の処理装置相互
を何らかの特定の形に結合するものである。例えば、第
１図に示すような（ａｌ正方格子状、（ｂ）三角格子状
、（Ｃ）樹枝状などのうちのいずれか一つの形に固定し
て結合するものであって、どれもその形に応じた特殊な
型の問題を解くには適している。例えば、（ａ）は２次
元のラプラス偏微分方程式、（１））は行列演算など。
を何らかの特定の形に結合するものである。例えば、第
１図に示すような（ａｌ正方格子状、（ｂ）三角格子状
、（Ｃ）樹枝状などのうちのいずれか一つの形に固定し
て結合するものであって、どれもその形に応じた特殊な
型の問題を解くには適している。例えば、（ａ）は２次
元のラプラス偏微分方程式、（１））は行列演算など。
しかし、どれも異なった型の問題には適合できない欠点
があった。中には、簡単な機能の切替スイッチを用いて
結合形態を可変にする方式もあるが、可変の範囲に制約
があり、実現できる形態の範囲は狭い。
があった。中には、簡単な機能の切替スイッチを用いて
結合形態を可変にする方式もあるが、可変の範囲に制約
があり、実現できる形態の範囲は狭い。
（発明の課題）
本発明は、この欠点を解決するために、処理装置間の結
合にデジタル交換装置を用いることにより、任意の２装
置間の結合を任意の組合せで可能にし、その形態の設定
・変更を記憶装置上の情報書替えのみで容易に行なえ、
しかもそれを経済的に実現することを目的とする。
合にデジタル交換装置を用いることにより、任意の２装
置間の結合を任意の組合せで可能にし、その形態の設定
・変更を記憶装置上の情報書替えのみで容易に行なえ、
しかもそれを経済的に実現することを目的とする。
（発明の構成および作用）
第２図は、本発明の基本的な考えを示している。
多数の処理装置（以下Ｐ’Ｕ ）からの情報線が交換装
置ＥＸに収容され、交換装置を介してＰＵ同志が結合さ
れる。交換装置は収容回線相互を任意の組合せで接続で
きるので、Ｐ’Ｕ間の任意の結合形態を実現できる。図
では、樹枝状の結合が作られている。
置ＥＸに収容され、交換装置を介してＰＵ同志が結合さ
れる。交換装置は収容回線相互を任意の組合せで接続で
きるので、Ｐ’Ｕ間の任意の結合形態を実現できる。図
では、樹枝状の結合が作られている。
第３図、第４図および第５図は、本発明の実施例を示し
ている。第３図は、多数のＰＵ Ｉに ＶｉＬＳ ｉの
ウェハーまたはプリント基板上に配置されることを示し
、この図ではｍ Ｘ ｎ個のＰＵがある。各１） Ｕは
記憶装置を内蔵した処理装置であり、外部との情報路と
して入線と出線の回線を持ち、回線回線は時分割多重化
される。
ている。第３図は、多数のＰＵ Ｉに ＶｉＬＳ ｉの
ウェハーまたはプリント基板上に配置されることを示し
、この図ではｍ Ｘ ｎ個のＰＵがある。各１） Ｕは
記憶装置を内蔵した処理装置であり、外部との情報路と
して入線と出線の回線を持ち、回線回線は時分割多重化
される。
第４図は、各ＰＵが時分割交換装置Ｓによって互に接続
されることを示す。■は第３図の基板であり、２はその
上に重ねられた積層板であって、ＰＵからの入線・出線
が貫通して出ている。Ｓは時分割交換装置であって、各
ＰＵからの出線はＳに入線として収容され、Ｓの出線は
各ＰＵの入線に接続される。
されることを示す。■は第３図の基板であり、２はその
上に重ねられた積層板であって、ＰＵからの入線・出線
が貫通して出ている。Ｓは時分割交換装置であって、各
ＰＵからの出線はＳに入線として収容され、Ｓの出線は
各ＰＵの入線に接続される。
ＭＰＵ（マネージャ１）Ｕ）は処理装置であって、第１
図のＰＵと同じ機能を持つほか、Ｓを制御する機能と外
部入出力装置（■１０）とのインタフェースを持つ。
図のＰＵと同じ機能を持つほか、Ｓを制御する機能と外
部入出力装置（■１０）とのインタフェースを持つ。
第５図はＳおよびＭＰＵの機能を示す。各ＰＵからの出
線はＳの中の入カッ・イウェイＩＨＷに収容され、入線
は出力ハイウェイＯＨ’Ｗに収容される。Ｓは、時分割
交換装置の公知の技術を用いて構成され、Ｍ Ｐ ’Ｕ
がスイッチ制御メモリに情報を書き込むことによってＰ
Ｕ間に結合関係を任意に設定・変更でき、結合されたＰ
Ｕ相互間では並列に情報を授受できる。ＭＰＵは自身の
入線・出線（３） を持つことにより、全Ｉ）Ｕに指令信号・プログラム・
データを送信でき、また各ＰＵからの報告信号や演算結
果のデータを受信できる。なおＳＣはシーケンシャルカ
ウンタ、ＳＰＭは通話路メモリ、ＳＭはスイッチメモリ
である。
線はＳの中の入カッ・イウェイＩＨＷに収容され、入線
は出力ハイウェイＯＨ’Ｗに収容される。Ｓは、時分割
交換装置の公知の技術を用いて構成され、Ｍ Ｐ ’Ｕ
がスイッチ制御メモリに情報を書き込むことによってＰ
Ｕ間に結合関係を任意に設定・変更でき、結合されたＰ
Ｕ相互間では並列に情報を授受できる。ＭＰＵは自身の
入線・出線（３） を持つことにより、全Ｉ）Ｕに指令信号・プログラム・
データを送信でき、また各ＰＵからの報告信号や演算結
果のデータを受信できる。なおＳＣはシーケンシャルカ
ウンタ、ＳＰＭは通話路メモリ、ＳＭはスイッチメモリ
である。
以上説明した機能および機能によって、例えば次のよう
な計算を行なうことができる。
な計算を行なうことができる。
（例１）
ＰＵ間の結合関係を第６図（ａ）のように設定すること
により、２次元のラプラス偏微分方程式を解（ことがで
きる。すなわち、一番外側のＰＵ（１１，１２，１３，
１４，１５，２５，・・・・・・、 ５５ 、５４ 、
５３ 、５２ 、５１ 、・・・・・・。
により、２次元のラプラス偏微分方程式を解（ことがで
きる。すなわち、一番外側のＰＵ（１１，１２，１３，
１４，１５，２５，・・・・・・、 ５５ 、５４ 、
５３ 、５２ 、５１ 、・・・・・・。
２１）に境界条件を記憶させ、それ以外の内側のＰＵに
は初期値（例えば０）を記憶させると、上記方程式の逐
次解法として知られている演算が並列に行なえる。すな
わち、Ｐ’Ｕ、、がｎ回目に記憶している値をｆ１ヤと
すれば、 （ｎ刊）エ １ｎｌ ｆ、、 （ｆ、、、＋ｆ１１．．．＋ｆ１−１２．
＋ｆ、、、−１，ｊ）÷４Ｊ （４） の繰返しを内側の全ＰＵが一斉に行なうことにより、高
速度で収束値を得ることができる。
は初期値（例えば０）を記憶させると、上記方程式の逐
次解法として知られている演算が並列に行なえる。すな
わち、Ｐ’Ｕ、、がｎ回目に記憶している値をｆ１ヤと
すれば、 （ｎ刊）エ １ｎｌ ｆ、、 （ｆ、、、＋ｆ１１．．．＋ｆ１−１２．
＋ｆ、、、−１，ｊ）÷４Ｊ （４） の繰返しを内側の全ＰＵが一斉に行なうことにより、高
速度で収束値を得ることができる。
（例２）
ＰＵ間の結合関係を第６図（１））のように３次元格子
に設定し、例１と同様の方法により、３次元のラプラス
偏微分方程式 の解を割算できる。
に設定し、例１と同様の方法により、３次元のラプラス
偏微分方程式 の解を割算できる。
（例３）
第７図（ａ）のように設定することにより、状態遷移図
が第７図（ｂｌのような形となる待ち行列の過渡状態確
率および定常状態確率を求めるための、待ち行列理論で
知られている逐次計算を高速に行なうことができる。
が第７図（ｂｌのような形となる待ち行列の過渡状態確
率および定常状態確率を求めるための、待ち行列理論で
知られている逐次計算を高速に行なうことができる。
（発明の効果）
以上説明したように、本発明においては、並列計算シス
テムにおける処理装置間の結合関係を任意かつ容易に設
定・変更できるので、従来のどの結合形態のシステムよ
りも広い範囲の問題に適合することができる。例えば、
上記の３つの例全部に適合できるシステムは従来存在し
ない。
テムにおける処理装置間の結合関係を任意かつ容易に設
定・変更できるので、従来のどの結合形態のシステムよ
りも広い範囲の問題に適合することができる。例えば、
上記の３つの例全部に適合できるシステムは従来存在し
ない。
上記機能の装置を従来の考え方で製造するには、ＰＵと
Ｓを同一平面上に置くか、ＰＵの出線・入線を一旦基板
１０周辺に引き出してから基板２上に上げることになる
が、本発明の構造が線の延長が最も短かく、従って処理
速度を高くできる。
Ｓを同一平面上に置くか、ＰＵの出線・入線を一旦基板
１０周辺に引き出してから基板２上に上げることになる
が、本発明の構造が線の延長が最も短かく、従って処理
速度を高くできる。
第１図（ａｌ〜（Ｃ）は従来の多重並列処理システムに
おける種々の結合形態を示す。第２図は本発明の基本的
な考え方を示す。第３図、第４図、第５図は本発明の実
施例で、第３図は下層を、第４図は上層を、第５図は上
層のＳの構造を示す。第６図（ａｌおよび（１））と第
７図（ａ）および（１））は本発明の詳細な説明するた
めのものである。 ■・・・・・・下層基板 ２・・・・・・上層基板出
線 Ｓ・・・・・・時分割交換装置 ＭＰＵ・・ Ｓを制御する処理装置 ○印・・・・・ＰＵ 特許出願人 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 − 慕／図 ＣＱ） （ｂ、
（Ｃジ窺２図 奉３図 尾４ 図 。９１ ／／ ２０１、
Ｏ“ １．０１、−ら パ ψ１− μｓ０ あト１、 １１６ 図（ｂン 抵７図（の 坑７図（ｂ）
おける種々の結合形態を示す。第２図は本発明の基本的
な考え方を示す。第３図、第４図、第５図は本発明の実
施例で、第３図は下層を、第４図は上層を、第５図は上
層のＳの構造を示す。第６図（ａｌおよび（１））と第
７図（ａ）および（１））は本発明の詳細な説明するた
めのものである。 ■・・・・・・下層基板 ２・・・・・・上層基板出
線 Ｓ・・・・・・時分割交換装置 ＭＰＵ・・ Ｓを制御する処理装置 ○印・・・・・ＰＵ 特許出願人 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 − 慕／図 ＣＱ） （ｂ、
（Ｃジ窺２図 奉３図 尾４ 図 。９１ ／／ ２０１、
Ｏ“ １．０１、−ら パ ψ１− μｓ０ あト１、 １１６ 図（ｂン 抵７図（の 坑７図（ｂ）
Claims (2)
- （１） 複数の情報処理装置の間で情報の授受を行な
いながら処理を進める多重並列計算方法において、各装
置間の情報路の設定をデジタル交換装置によって行なう
ことにより、情報路の構成を処理しようとする問題に適
した形に設定することを特徴とする多重並列計算方法。 - （２）複数の情報処理装置を搭載する第１の基板と交換
装置を搭載する第２の基板を重ねた二層構造を有し、各
情報処理装置よりの情報線を第２の基板に貫通させて各
情報処理装置と交換装置との間の連結を第２の基板の上
で行なう構造を具備し、交換装置により各情報処理装置
の情報路の設定を行なうことを特徴とする多重並列計算
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57062590A JPS58181166A (ja) | 1982-04-16 | 1982-04-16 | 多重並列計算方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57062590A JPS58181166A (ja) | 1982-04-16 | 1982-04-16 | 多重並列計算方法およびその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58181166A true JPS58181166A (ja) | 1983-10-22 |
Family
ID=13204682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57062590A Pending JPS58181166A (ja) | 1982-04-16 | 1982-04-16 | 多重並列計算方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58181166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05242055A (ja) * | 1991-11-19 | 1993-09-21 | Internatl Business Mach Corp <Ibm> | マルチプロセッサ・システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135263A (en) * | 1980-03-24 | 1981-10-22 | Nec Corp | Real-time signal processor on multiprocessor system |
-
1982
- 1982-04-16 JP JP57062590A patent/JPS58181166A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135263A (en) * | 1980-03-24 | 1981-10-22 | Nec Corp | Real-time signal processor on multiprocessor system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05242055A (ja) * | 1991-11-19 | 1993-09-21 | Internatl Business Mach Corp <Ibm> | マルチプロセッサ・システム |
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