JPS5817996B2 - バブル・ドメイン・メモリ - Google Patents

Description

【発明の詳細な説明】 本発明はメジャー／マイナー・ループ・アレイを有する
磁気バブル・メモリに関し、更に具体的には欠陥マイナ
ー・ループの識別を維持するための手段に係る。

本発明の主たる目的は改良されたメジャー／マイナー・
ループ・アレイ・バブル・メモリ装置を与えることにあ
る。

本発明の他の目的は製造後の及びバブル・ドメイン・メ
モリの動作中の欠陥マイナー・ループの識別を維持する
ための手段を与えることにある。

本発明の更に他の目的は欠陥マイナー・ループに対応す
るデータ位置をとばす（５ｋｉｐ ） ための手段を
与えることにある。

広く用いられるバブル・メモリ組織はメジャー／マイナ
ー−ループ組織であって、メジャー・ループを介してア
クセスできる多数のマイナー・ループ内でデータが全体
的に循環するものである。

ＵＳＰ３６］８０５４に於て、単一のメジャー・ループ
を介してアクセスされる複数のマイナー・ループを用い
る磁気ドメイン・メモリが開示されている。

マイナー・ループのレコードにアクセスする場合、レコ
ードを構成するビットはマイナー・ループからメジャー
°ループへトランスファされる。

ＵＳＰ３９７１００５にはマイナー・ループの１つの側
に書込用の閉じたメジャー・ループを、マイナー・ルー
プの他の側に読出用の開いたメジャー・ループを有する
メジャー／マイナー・ループ組織が開示されている。

開示された型のメジャー／マイナー・ループを用イルバ
ルブ・メモリ・システムは多くの経済的動作的利点を有
するが、もしも特別な手段を与えないならば、装置の全
てのループ及び全てのチップは装置が満足な状態で働く
には完全でなければならない。

チップはループの全体的なグループを含ムので、マイナ
ー・ループ１つに於ける欠陥はチップ全体を捨てる必要
が生じる。

概して、欠陥マイナー・ループは仕様書に従って働かな
いマイナー・ループであって、これらの欠陥マイナー・
ループは製造のチップ・テストもしくはモジュール・テ
ストの段階で確認し、識別することが可能である。

１つ以上のマイナー・ループが欠陥を有してもその磁気
ドメイン・チップを使用しうる技術に関する提案は多い
。

これらの技術に於ては欠陥ループに対するポインタもし
くはフラグの適当なマツプが記憶され、其後そのメモリ
がアクセスされる毎に記憶装置はそのマツプを参照する
ことができる。

ＵＳＰ３９２１１５６はトランスファ・ループ内のドメ
インをして複数のマイナー・ループの欠陥ループを迂回
させるためにトランスファ・ループに交互の通路を設け
る技術を示す。

ＵＳＰ４０７０６５１に於ては、装置に於ける各チップ
毎に欠陥マイナー・ループの位置を永久的に記録するた
めのプログラム可能なＲＯＭ（ＦＲＯＭ）が設けられる
。

ＵＳＰ３９０９８１０に於ては、データ・チップ上の欠
陥ループが読取られたり、データ記憶のために用いられ
たりしない様にデータ・チップと同時に駆動され且つデ
ータが検出されるメジャー／マイナー・ループ組織を持
つフラッグ・チップが開示されている。

ＵＳＰ３７９２４５０に於ては、メジャー／マイナー型
バブル・メモリ内に欠陥マイナー・ループの識別子を含
むための付加的なマイナー・ループを用いる技術が示さ
れている。

これらのシステムのうちのいくつかに於ては所定のバブ
ル・モジュールもしくはモジュール群のだめの独特なポ
インタ・マツプを用いなげればならない。

この事は、例えば、特定の装置が特定のメモリ・カード
も已゛＜はシステムのためのポインタ機能に対して独自
に専用化される事を意味する。

よって、各装置はそれが取りつげられるカードに関して
バーツナライズ（ｐｅｒｓｏｎａｌｉｚｅ ）もしくは
カストマイズ（ｃｕｓｔｏｍｉｚｅ ）されねばならな
い。

１以上のメジャー／マイナー・アレイを有するバブル・
ドメイン・メモリ・システムの製造後及び動作中の欠陥
マイナー・ループの識別を維持するための技法を開示す
る。

バブル・ドメイン・メモリ・システムは欠陥を呈するい
くつかのマイナー・ループを含むデータ・ビットの記憶
のための複数個のマイナー・ループを有する。

欠陥マイナー・ループを識別する複数個のポインタが存
在する。

各メジャー／マイナー・ループ・アレイの少くともｌブ
ロックのビットがポインタの記憶のために予約される。

換言すれば、マイナー・ループあたり少くとも１ビット
位置が欠陥マイナー・ループの識別維持のために専用化
される。

専用化ビット位置は欠陥ポインタを保持するために用い
られるメモリの部分（セクション）から成る。

このセクションは良好なビットと好ましくないビット（
マイナー・ループ欠陥並びに他のバード・エラーもしく
はソフト・エラーの故に好ましくない）とを含む。

従って、ビット総体（ｂｉｔ ｅｎｓｅｍｂｌｅ ）
に於ける上述のエラーの存在にもかかわらず、ポインタ
情報を正確に且つ容易に抽出することができる様に、ポ
インタは過剰な即ち冗長なビットを含む十分な数のビッ
トによって表わされる。

ポインタは多重マイナー・ループ・アレイに及んでもよ
い。

例えばポインタは第３図及び第４図に示される様にバイ
ト単位のものであってもよい。

所定のアレイ内の欠陥ループを識別するポインタもまた
第５図に示される様にアレイ内に完全に記憶されてもよ
い。

単数及びもしくは複数のポインタ・ブロックを高速アク
セス読取／書込メモリ、例えば揮発性ランダム・アクセ
ス読取／書込メモリ・システムを関１連付ける。

そしてそのメモリに対してバブル・ドメイン・メモリ・
システムのパワー・オン初期設定時にポインタ情報を転
送する。

バブル・ドメイン・メモリ装置の読取／書込動作の間に
、読取／書込メモリ・システムは欠陥ループに対応する
デ−タ位置のスキップを可能にする。

本発明に従って磁気バブル・メモリに於ける欠陥マイナ
ー・ループの識別を維持するための手段を以下に於て説
明する。

第１図を参照すると、バブル・アレイ１０はバブル・チ
ップ１２上に配置されており、開いた書込メジャー・ル
ープ部１４を含んでいる。

発生器１６及び消滅器１８がメジャー・ループ部１４の
各端部に設けられる。

複数のマイナー・ループ２０Ａ、２０Ｂ＋・・・・・・
２ＯＮ＝１及び２ＯＮがそれらの一方の側部に於てメジ
ャー・ループ部１４と連絡している。

マイナー・ループ２０Ａ−Ｎはその他の側部に於て開い
た読取メジャー・ループ部２２へ接続されている。

メジャー・ループ部２２は検出器２４へ接続される。

検出器／センサ２４は消滅器２６へ接続されている。

本発明に従って、読取／書込メモリ２８が公知の図示さ
れない適当な回転を有する検出器２４へ接続される。

読取／書込メモリ２８は更にデータ・イン制御手段３０
及びデータ・アウト制御手段３２へも接続されている。

データ・イン制。両手段３０は公知の図示されない適当
な回路を有する発生器１６へ接続される。

バイアス磁界源３４及び回転磁界源３６が図示される様
に設けられる。

制御回路３８は回転磁界の制御だけでなく、読取もしく
は検出構成手段及び書込もしくは発生。

構成手段を制御する通常の動作を実行する。

磁界のかわりに電流アクセスを用いうる事は云う迄もな
い。

第１図に示されるメジャー／マイナー・ループ・アレイ
はｎ個のマイナー・ループを有する。

よつ；てブロックあたりｎビット存在する。

ループあたりのビット位置の数が利用しうるブロックの
数を決定する。

製造のチップ・テストもしくはモジュール・テストの段
階に於て、仕様書に従って働かない欠陥マイナー・ルー
プをつきとめる事ができこる。

欠陥ループに対するフラッグもしくはポインタの適当な
マツプがマイナー・ループ内に冗長に記録される。

例えば、マイナー・ループ２０Ａ乃至２ＯＮに於けるブ
ロック位置ｌを欠陥ループに対するポインタの記憶用に
用いることができる。

４これをどのように実施するかについての制限されない
一例はマイナー・ループが欠陥を呈する場合にポインタ
・ブロックにセロを置く事である。

もしもループが欠陥を呈しないならば、ポインタ・ブロ
ックに１が記憶される。

これについては第３図に関して詳細に示す。

マイナー・ループ２０Ａ−２ＯＮに記憶されるポインタ
はパワー・オン初期設定時にＲＡＭもしくはシフト・レ
ジスタの様な読取／書込メモリ２８内に複写（ｃｏｐｙ
） される。

通常の読取／書込動作の間に、読取／書込メモリ２８に
於ける複写されたポインタは欠陥ループに対応するデー
タ位置をスキップするためにディジタル論理によって参
照される。

本発明に従うこのシステムの利点の１つ（欠陥マイナー
・ループの識別維持）は相対的に低コストで達成される
。

これは唯一の付加される重要な構成要素がＲＡＭの様な
小型の安価な読取／書込メモリであるからである。

加えて、不揮発生の欠陥ループのマツプは他のデータと
同様にバブル・メモリ内に記憶されるので、必要ならば
そのマツプを容易に変更することもできる。

第２図は９個のデータ・チップ４０Ａ、４０Ｂ。

・・・・・・・・・４０Ｈ及び４０Ｉを含むメモリ・シ
ステムを示す。

チップ４０Ａ−４ＯＩ上のメジャー／マイナー・ループ
は各々第１図と同様に読取／書込メモリ４２へ、データ
・イン制御手段４６及びデータ・アウト制御手段４８へ
接続されている。

同様に、読取／書込メモリ４２も第１図の様にデータ・
イン制御手段４６及びデータ・アウト制御手段４８へ接
続される。

第３図は第２図に示されるバブル・チップ４０Ａないし
４０Ｉ上のアレイからポインタ・ブロックを読出す例を
示す。

ポインタ・ブロックは９つのアレイに於ける各ループか
らの１ビツトよりなる。

各ビットは夫々のループの同じ相対位置からとり出され
る。

第３図に於て、読取られたポインタ・ブロックの第１バ
イトを表わす第１行のビットは各アレイのループ＃１が
ら取り出される。

ループ＃１は感知素子に最も近いループである。

同様に、第２のポインタ・ブロックのバイトを表わす第
２行のビットは各アレイのループ＃２から取り出される
。

パイ）Ｎまでの他の全てのポインタ・ブロックのバイト
も同様にして読み出される。

１つのバイトの複数のビットは並列に現われるが、複数
のバイトは逐次的に現われることが明らかである。

このブロックに対する符号化は例えば１以上の欠陥ルー
プに関連付けられる任意のバイトが全て１として書込ま
れ、全ての他のバイトが全部０として書込まれる様に行
なわれる。

読出しの際に、欠陥ループからの複数のビットは不確定
な値を有するであろう。

即ち、それらの値は複数の０かあるいは１でありうる。

第３図に於て、各欠陥ループ位置は２進読取置が不確定
である事を指示するために′Ｘ″′によって表わされる
。

この例からして、大きな冗長性即ちポインタについて９
個の１対非ポインタについて９個のＯを有した状態でバ
ブル・メモリ内にポインタが書込まれた事が明らかであ
る。

しかしながら、この情報の読取は次の３つの理由から精
度が落ちるであろう。

（１） 欠陥ループが前述の如くエラーに寄与する。

（２）在留するハード・エラー（ｈａｒｄ ｅｒｒｏ
ｒ ）が、ある期間にわたって非欠陥ループに於ても蓄
積されうる。

（３）読取りの間に付加的なソフト・エラー（ｓｏｆｔ
ｅｒｒｏｒ ）が発生しうる。

これらの欠点の故に、あるバイトにおける１の成る最小
の数の存在によってポインタを認識するシことが好まし
い。

例えばこの最小数は４個の１である。

加えて、任意の１バイト位置内に許容される欠陥ループ
の数は例えば３個の如く成る数に制限されねばならない
。

ポインタの誤った認識は上記の様な基準を用いる事によ
って無視できる確率シ内に維持することができる。

第３図に示される様なポイント・ブロックは第２図のバ
ブル・チップ４０Ａ乃至４０Ｉから成るブロックのデー
タ・バイトを読取る場合にどのバイトを拒絶すべきかを
指示するために用いられる。

この多重アレイ単一；ブロックの実施例は効率の犠牲に
於て即ちバイト・スキップの特性の故に多くの良好なル
ープが用いられない事を前提として単純性を与える。

第４図は多重アレイを走査する２ポインタ・ブロックの
読取の例を示す。

これらのポインタ・ブＪロックはアレイ内の全欠陥ルー
プの完全な認識を可能にする。

ブロック＃１は第３図に関連してすでに述べたのと全く
同じ方法で欠陥ループに関連付けられたバイト位置を決
定するために用いられる。

ブロック＃２は更に他の識別を可能にする。４それはブ
ロック＃１によって指示される各ループ位置に関する特
定のアレイを指定する。

換言すれば、ブロック＃１及び＃２は一体となって、バ
ブル・メモリからデータのブロックが読取られる場合に
どのビットが使用できないかを特定する。

よって、それは第３図の単一ブロック技法よりも一層効
率のよいメモリの利用を可能にする。

ブロック＃２が符号化される場合、ブロック＃１によっ
て示される欠陥ループの無い事が知られるバイト位置の
みが用いられる。

欠陥ループを指示するために特定のビット位置に１が置
かれる。

欠陥バイトを除外して３つの連続するバイトをブロック
＃１によって特定される各バイトに関して同等に符号化
する。

他の全てのビット位置は０でもって符号化する。

３バイトの順列は連続的にブロック＃１の各ポインタと
同じ順序で続（。

ブロック＃２の読取時に於て、３バイト順列の所定ビッ
ト位置に於げる２乃至それ以上の１を上記の符号化法に
従うポインタとする。

第４図に示された多重アレイ・多重ブロックの実施例に
よって良好な効率が得られると共に、符号化及び復号化
が単純である。

第５図は欠陥ループ・ポインタを与えるために、単一の
アレイが符号化される例を示す。

この技法のために、少くとも６個のポインタ・ブロック
を用いる事が好ましい。

６個のブロックを用いる図示される例に於ては、欠陥ル
ープに対応する時間に於ては欠陥ループが一貫して不確
定な読取を生じる事が示される。

無欠陥ループ位置は、最初の３つのブロックが１を含み
、次の３つのブロックが０を含む様に符号化される。

６つのブロック全てを読取る際に、書込まれた３ブロッ
ク−３ブロツクの位置から少くとも２個の１及び２個の
Ｏを生じない位置はその位置に於ける欠陥ループを指示
すると考える。

この符号化に於ては、欠陥ループ位置は最初の３つのブ
ロックに０がそして次の３つのブロック１が在る状態で
書込まれる事並びに欠陥ループは１を０に変換するのと
同様にＯを１へ変換しやす塵・ものである事を仮定して
いる。

もしも１へのある℃・は０へのバイアスが存在するなら
ば、現存するバイアスと対照させるべくその符号を変更
するのが有利であろう。

従って、（ａ）ポインタ識別を更に確実に達成し、（ｂ
）ポインタ・ブロックの数を減じる事が可能である。

単一アレイ多重ブロックの実施例は１つのアレイのみが
使用可能な小容量記憶に適している。

第５図に示される単一アレイ多重ブロックの実施例に加
えて、単一アレイ単一ブロックの実施例を用いる事も可
能である。

単一アレイ単一ブロックの実施例は、欠陥ループの数が
ルーイ°の総数についての百分率が非常に低い場合に制
限される。

第３，４及び５図に示された例から、メジャー／マイナ
ー・ループ記憶の１乃至ネれ以上のブロン ５りを用い
て多くの異った方法で欠陥ループのマツプを符号化でき
る事が明らかである。

特定の記憶装置のための最適の符号の選択はアレイの形
態、欠陥ループの予測数及びそれらのエララ特性等に主
として依存する。

ｌ（本発明はメジャー
／マイナー・ループ構造を有するバブル・メモリに適用
される。

提案されたマツプ技法が用いられる事によって、チップ
の物理的設計に特別な構造上の特徴部分析加えられると
いう事が無い。

マツプは、欠陥やランダムに生じ１！るエラーの存在に
関係なく、符号化及び復号化が容易な形で特定の単数も
しくは複数のブロック内に置かれる。

１４マツプそれ自体に加えて、本
技術はマツプが存在するブロックの捜出を助けるために
バブル・メ２（モリの特定の回転位置に記憶された目印
（ｎｏｔｃｈ ）、参照記号を用いる事も章んでいる。

目印の特性はマツプを他の全てのブロックから区別する
様にマツプを独自に符号化する事によって簡単に与える
ことｈ大できる。

例支ばン第３図に示される実施例２！に関して、マツプ
のブロックを除く全ブロックの第１のバイトを全て１で
符号化し、マツプのブロックの第１のバイトに全て０を
含ませる事によって符号化することができる。

よってマレプ・ブロックはブロックの第１バイトに於い
て４個乃至そ３これ以上のＯが読取られる事によって識
別される。

欠陥ループ及び他のエラーの場合にはバイト当りに読取
られるＯの数を減じる゛ことができる。

本発明の利点は欠陥ループのマツプを用いるのに対して
、バブル・メモリの構造を変える必要が無い点にある。

゛よって、もしも欠陥ループの数が変化しても、欠陥ル
ープのマツプのためのチップ設計に対する条件は変わら
ない。

もしも完全なチップが製造されるならば、全領域をデー
タ記憶のために用いることができる。

本発明の他の利点はマツプを記憶するための完全なメモ
リ素子を必要としない点にある。

欠陥ループ・マツプはデータを記憶するのと同一のメモ
リの＝部を占有する。

よって良好なループ及び欠陥ループが共に含まれる。

本発明の更に他の利点は、単一メジャー／マイナー・ル
ープ・アレイもしくは多重アレイを取り扱う場合に用い
る事ができる点にある。

換言すれば、本発明の技術は融通性があり且つ広範囲な
異なるシステム条件を有効に受は容れる様に適用しうる
。

【図面の簡単な説明】

第１図は磁気バブル・ドメイン・メモリ・システムの図
、第２図はデータ・チップを含むメモリシステムの図、
第３図は多重アレイ・システムのための１ポインタ・ブ
ロック読取を説明する図、第４図は多重アレイ・システ
ムのための２ポインタ・ブロック読取を説明する図、第
５図は単一アレイの多重ポインタ・ブロック読取を説明
する図である。 ３４Ａ・・・・・・バイアス磁界源、３６Ａ・・・・・
・回転磁界源、３８Ａ・・・・・・制御回路、４ＯＡ乃
至４０Ｉ・・・−’ｉ−タ・チップ、４２・・・・・・
書込／読取メモリ、４６・・・・・・データ・イシ制御
手段、４８・・・・・・データアウト制御手段。

Claims (1)

1. 【特許請求の範囲】 １ 複数のメジャー／マイナー・ループ・アレイを有す
   るバブル・ドメイン・メモリに於て、バブル・ドメイン
   の存在もしくは不在として符号化されたデータのビット
   を記憶する上記プレイ内の複数のマイナー・ループであ
   って、欠陥マイナー・ループを含み且つ上記複数のマイ
   ナー・ループの各々に於ける同じ相対位置のデータのビ
   ットがデータのブロックを表わす様構成されてなるもの
   と、 上記複数のアレイから順次並列に読出される各アレイの
   同番号のループからのビットをグループ化し、欠陥ルー
   プを含むグループを識別するための複数個のポインタを
   グループに付与したブロックと、 欠陥ループを含む各グループに関してその欠陥が属する
   アレイを識別するデータを記憶するブロックと、 上記ブロックに関連付けられ、初期設定の間に上記ブロ
   ックからのデータが伝達される様構成された読取−書込
   メモリであって、上記バブル・ドメイン・メモリの読取
   ／書込動作の間に上記欠陥ループに対応するデータ位置
   をスキップさせる様構成されてなるものとよりなる事を
   特徴とするバブル・ドメイン・メモリ。