JPS5817727A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS5817727A JPS5817727A JP8767581A JP8767581A JPS5817727A JP S5817727 A JPS5817727 A JP S5817727A JP 8767581 A JP8767581 A JP 8767581A JP 8767581 A JP8767581 A JP 8767581A JP S5817727 A JPS5817727 A JP S5817727A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- power supply
- charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本実明紘入力されえパルス状入力信号毎に蓄電される予
め決められた電荷量が所定値に達したことで最初に入力
されたパルス状入力信号から所定時間が経過したことを
示す遅延回路に関する。
め決められた電荷量が所定値に達したことで最初に入力
されたパルス状入力信号から所定時間が経過したことを
示す遅延回路に関する。
一般に、情報処理装置勢で社これｔ−所望−シに動作さ
せる丸めの基準となゐ信号即ちクリック信号はパルス発
振器から発生されている。
せる丸めの基準となゐ信号即ちクリック信号はパルス発
振器から発生されている。
このパルス発振器はその形式の如何を問わす安定したパ
ルス信号を発生するまでに基かの時間を必要とし、この
ような時間経過鋭にパルス発＆器の出力信号がクリック
信号として用いられるのが通例である。
ルス信号を発生するまでに基かの時間を必要とし、この
ような時間経過鋭にパルス発＆器の出力信号がクリック
信号として用いられるのが通例である。
上述のような経過時間を表示する手段として、従来用い
られているものに＃ｉ各種のものがあるが、例えばカウ
ンメ回路を集積回路の中に設けようとすると、力９ンメ
回路が集積回路中で占有するスペースが大きく、従って
集積回路に装置本来の機能を果たさせる′部分が少なく
なるばかシでなく、その集積回路は本来の機能が遂行さ
れている間、全く用いられず、無駄である。従って、こ
のよう１に回路な投砂ることは装置構成上経済的に不利
である。
られているものに＃ｉ各種のものがあるが、例えばカウ
ンメ回路を集積回路の中に設けようとすると、力９ンメ
回路が集積回路中で占有するスペースが大きく、従って
集積回路に装置本来の機能を果たさせる′部分が少なく
なるばかシでなく、その集積回路は本来の機能が遂行さ
れている間、全く用いられず、無駄である。従って、こ
のよう１に回路な投砂ることは装置構成上経済的に不利
である。
本発明は上述のような実情に着目して創案されたもので
、その目的はパルス状開始入方信号がら次々に一定の電
荷を蓄積し、その蓄積電荷が予め決められたレベルに達
した時点で所要の表示パルスを発生させるよう、になし
、開始入力信号受信回路カラ表示パルスの発生回路まで
の占有スペースの大幅な縮小化、そして縮小された回路
部分の他の本来の機能への割当勢を図った遅延回路を提
供することＫある。
、その目的はパルス状開始入方信号がら次々に一定の電
荷を蓄積し、その蓄積電荷が予め決められたレベルに達
した時点で所要の表示パルスを発生させるよう、になし
、開始入力信号受信回路カラ表示パルスの発生回路まで
の占有スペースの大幅な縮小化、そして縮小された回路
部分の他の本来の機能への割当勢を図った遅延回路を提
供することＫある。
′以下、添付図面を参照し鑞から本発明の一実施例を説
明する。
明する。
第１図は本発明の実施例回路を示す。１は情報処理装置
内に設けられてぃゐパ′ルス発振器（図示せず゛）の出
力に！１続された給電量決定回路であ〕、これは蓄電回
路２へ給電する給電量を決定するためのものである。こ
の回路ｌは具体的−例としては一第２図に示すように２
つの信号伝送路３．４から成っておシ、信号伝送路３は
入力が入力端５へ接続された第１のＭＯａ形インバータ
６の出力を接続ライン７を経て第２のＭＯａ形インバー
タ８の入力へ接続されると共に接続ライン７と基準電位
、例えばアース電位との間にキャパシタ９が接続されて
構成されている。このキャパシタ９により信号伝送路４
を経て伝送される信号よりも信号伝送路３を経て伝送さ
れる信号の方が第３図の（３−２）Ｋ示すように信号幅
がｔだけ広い。信号伝送路４は入力が入力端５へ接続さ
れた鯖３のＭＯＢ形インバータ１０の出力を接続ライン
１１を経て第４のＭＯＢ形インバータ１２の入力へ接続
されて構成されている。
内に設けられてぃゐパ′ルス発振器（図示せず゛）の出
力に！１続された給電量決定回路であ〕、これは蓄電回
路２へ給電する給電量を決定するためのものである。こ
の回路ｌは具体的−例としては一第２図に示すように２
つの信号伝送路３．４から成っておシ、信号伝送路３は
入力が入力端５へ接続された第１のＭＯａ形インバータ
６の出力を接続ライン７を経て第２のＭＯａ形インバー
タ８の入力へ接続されると共に接続ライン７と基準電位
、例えばアース電位との間にキャパシタ９が接続されて
構成されている。このキャパシタ９により信号伝送路４
を経て伝送される信号よりも信号伝送路３を経て伝送さ
れる信号の方が第３図の（３−２）Ｋ示すように信号幅
がｔだけ広い。信号伝送路４は入力が入力端５へ接続さ
れた鯖３のＭＯＢ形インバータ１０の出力を接続ライン
１１を経て第４のＭＯＢ形インバータ１２の入力へ接続
されて構成されている。
給電量決定回路ｌの出力は給電回路１３の入力へ接続さ
れておシ、この給電回路は上述のような時間幅ｔＯ間蓄
電回路２へ電荷を供給するためのものである。給電回路
１３の具体的−例は鯖２図に示すように、第２のＭＯＢ
形インバータ８の出力がゲートに接続されたＮチャンネ
ルＭＯＢ）ランジスタ１４と＠４のＭＯＢ形インパーメ
１２の出力がゲートに接続されたＮチャンネルＭＯＢ）
ランジスタ１５とから成り、これらトランジスタ紘トラ
ンジスタ１４のドレインを電源ＶｃｃＫ接続し、そのソ
ースをトランジスタ１５のドレインニ接続して給電出力
とすると共に、）ランジスメ１５のソースを耐重電位、
例えｄ・アースへ降すようにして直列接続しである。
れておシ、この給電回路は上述のような時間幅ｔＯ間蓄
電回路２へ電荷を供給するためのものである。給電回路
１３の具体的−例は鯖２図に示すように、第２のＭＯＢ
形インバータ８の出力がゲートに接続されたＮチャンネ
ルＭＯＢ）ランジスタ１４と＠４のＭＯＢ形インパーメ
１２の出力がゲートに接続されたＮチャンネルＭＯＢ）
ランジスタ１５とから成り、これらトランジスタ紘トラ
ンジスタ１４のドレインを電源ＶｃｃＫ接続し、そのソ
ースをトランジスタ１５のドレインニ接続して給電出力
とすると共に、）ランジスメ１５のソースを耐重電位、
例えｄ・アースへ降すようにして直列接続しである。
蓄電回路２は、例えばキャパシタ１６である。
蓄電回路２の出力には出力信号発生回路１７が接続され
ている。この回路１７は、例えばキャパシタ１６の充電
レベルが予め決められたレベルに達したとき、パルス状
出力信号を発”生ずるヒステリシス回路である。
ている。この回路１７は、例えばキャパシタ１６の充電
レベルが予め決められたレベルに達したとき、パルス状
出力信号を発”生ずるヒステリシス回路である。
信号発生１路１７の出力か・らめパルス状出力信号を受
けてキャバシ７１６の充電レベルを予め決められたレペ
ルオで降下させるリセット回路１９が出力信号発生回路
１７の出力とキャパシタ１６の充電々極との関に接続さ
れている−０このリセット回路１９ｄ、例えばゲートが
出力信号発生回路１７の出力へ接続され、ドレインがキ
ャパシタ１６の充電々極へ接続され、゛ソースが基準電
位、・例えばアース電位べ接続されたＮチャンネルＭ０
８トランジスタ２０をその要部とすゐ回路である。
けてキャバシ７１６の充電レベルを予め決められたレペ
ルオで降下させるリセット回路１９が出力信号発生回路
１７の出力とキャパシタ１６の充電々極との関に接続さ
れている−０このリセット回路１９ｄ、例えばゲートが
出力信号発生回路１７の出力へ接続され、ドレインがキ
ャパシタ１６の充電々極へ接続され、゛ソースが基準電
位、・例えばアース電位べ接続されたＮチャンネルＭ０
８トランジスタ２０をその要部とすゐ回路である。
上述の如く構成される本発明回路の動作を説明する。
図示しない発振器からのパルス信号゛が゛給電量決定回
路ＩＫ入ると、そＯ出力からは時間−’ｔ′を表わす信
号が発生す石。これを１ｌＮ２翻及び第３図を用′いて
説明する。第３図の（３−１゛）に示すｊ“うなパル・
ス信号が誹２図ｔ）２つＯ信号伝送路３，４へ供給され
ると、ビれら伝送路の館１及び第３のＭＯＢ形′インバ
ー タロ、１０を経て形成される放電回路の放電時定数
はは埋同゛じ−であるので、第２及び第４のＭｏｌ形イ
ンバー！８．１２の入力へ供給される゛信号＃ＩＰ！埋
同時にスイレベルか５ら一レベルになる。従つ七、館２
゛及び第４の゛Ｍｏｌ形インレ（−夕８ ’、 １２の
出力には、館−３１の（３”−２）（インバータ６の出
力信号う、（ｓ−３）（インバータｌＯの出力信号）Ｐ
ｃ示すように、口′−レベルからハイレベルへ゛遭害す
る信号が発生する。
路ＩＫ入ると、そＯ出力からは時間−’ｔ′を表わす信
号が発生す石。これを１ｌＮ２翻及び第３図を用′いて
説明する。第３図の（３−１゛）に示すｊ“うなパル・
ス信号が誹２図ｔ）２つＯ信号伝送路３，４へ供給され
ると、ビれら伝送路の館１及び第３のＭＯＢ形′インバ
ー タロ、１０を経て形成される放電回路の放電時定数
はは埋同゛じ−であるので、第２及び第４のＭｏｌ形イ
ンバー！８．１２の入力へ供給される゛信号＃ＩＰ！埋
同時にスイレベルか５ら一レベルになる。従つ七、館２
゛及び第４の゛Ｍｏｌ形インレ（−夕８ ’、 １２の
出力には、館−３１の（３”−２）（インバータ６の出
力信号う、（ｓ−３）（インバータｌＯの出力信号）Ｐ
ｃ示すように、口′−レベルからハイレベルへ゛遭害す
る信号が発生する。
そして、第１及びＩＩ３のＭｏｌ廖゛′インバータ６．
１０へ゛入ってい為信号がシ・イレペルからローレベル
へ１移−すると、パこれらインバータを介して形成され
る充電回路の充電時定数が信号伝送路４よりも信号穎送
路３の方が大きいので信号伝送路３０接続ライン７の電
圧上昇が信号伝送路４の接続ライン１１の電圧上昇よシ
も緩慢に上昇することとなシ、第２のＭｏｌ形インバー
タ８の出力レベルの降下は第４のＭＯ８形インバータ１
２の出力レベルの降下よりも予め決められる時間ｔだけ
遅れる。これら両インバータ８．１２の出力信号が給電
回路１３へ供給されてキャパシタ１６の充電時間を決定
する。
１０へ゛入ってい為信号がシ・イレペルからローレベル
へ１移−すると、パこれらインバータを介して形成され
る充電回路の充電時定数が信号伝送路４よりも信号穎送
路３の方が大きいので信号伝送路３０接続ライン７の電
圧上昇が信号伝送路４の接続ライン１１の電圧上昇よシ
も緩慢に上昇することとなシ、第２のＭｏｌ形インバー
タ８の出力レベルの降下は第４のＭＯ８形インバータ１
２の出力レベルの降下よりも予め決められる時間ｔだけ
遅れる。これら両インバータ８．１２の出力信号が給電
回路１３へ供給されてキャパシタ１６の充電時間を決定
する。
これを第２図及び第３図を用いて説明すると、次のよう
になる。第２及び第４のＭＯ８形インバータ８．１２の
出力信号が共にハイレベルにあると、Ｍ０Ｂトランジス
タ１４も又Ｍ０８トランジスタ１５も共にオンしてお〕
、キャパシタ１６は充電されない。トランジスタ１５が
オフしてトランジスタ１４がオフするまでの時間、即ち
上述のＩＩ関ｔだけキャパシタ１６は充電される。
になる。第２及び第４のＭＯ８形インバータ８．１２の
出力信号が共にハイレベルにあると、Ｍ０Ｂトランジス
タ１４も又Ｍ０８トランジスタ１５も共にオンしてお〕
、キャパシタ１６は充電されない。トランジスタ１５が
オフしてトランジスタ１４がオフするまでの時間、即ち
上述のＩＩ関ｔだけキャパシタ１６は充電される。
このようなキャパシタ１６の充電が図示しない発振器か
らの各パルス信号毎に行われると、キャパシタ１６には
［３図の（３−４）に示すような階段状の信号が発生し
ていく。
らの各パルス信号毎に行われると、キャパシタ１６には
［３図の（３−４）に示すような階段状の信号が発生し
ていく。
キャパシタ１６の充電レベルは出力（ｇ号発生ｈＷ＆ｓ
ｒで絶えずモニタされておシ、キャパシ月６の充電レベ
ルが出力信号発生回路１７の予め決めラレタレベル、即
ちスレッショルド電圧値に達すると出力信号発生回路１
７から出力パルス（第３図の（３−５）参照）が発生す
る。
ｒで絶えずモニタされておシ、キャパシ月６の充電レベ
ルが出力信号発生回路１７の予め決めラレタレベル、即
ちスレッショルド電圧値に達すると出力信号発生回路１
７から出力パルス（第３図の（３−５）参照）が発生す
る。
上述のようなスレッショルド電圧値ＶＴを発生するまで
ＫＮ個のパルス信号が供給され、静電容量ｃのキャパシ
タ１６が電圧Ｙｅｓの電源からオン抵抗値ＥのＦランラ
スタ１４を経て充電されたとすると、 なる式が成立する。
ＫＮ個のパルス信号が供給され、静電容量ｃのキャパシ
タ１６が電圧Ｙｅｓの電源からオン抵抗値ＥのＦランラ
スタ１４を経て充電されたとすると、 なる式が成立する。
式（１）を変形すると、
と軽る。即ち、Ｎ個のパルス信号が本発明の回路に入っ
て初めて１個の出力パルスが発生する。従って、ｃ−ｇ
、ｔを適切に選定するだけで、１７ＮＯ分周回路が容易
に構成しうる。上記Ｃ，Ｒ，ｔのうち、Ｃ，Ｂは単一の
素子でよく、又ｔも数少ない素子で決定し得るから、本
発明の遅延回路は従来のカウンタ回路に比べて格段に素
子数が少なくて済み、従って集積回路中に占めるスペー
スを大幅に少なくし得る。これによシ、その集積回路を
他の徐能に割当て得るスペースを増大させ得る。
て初めて１個の出力パルスが発生する。従って、ｃ−ｇ
、ｔを適切に選定するだけで、１７ＮＯ分周回路が容易
に構成しうる。上記Ｃ，Ｒ，ｔのうち、Ｃ，Ｂは単一の
素子でよく、又ｔも数少ない素子で決定し得るから、本
発明の遅延回路は従来のカウンタ回路に比べて格段に素
子数が少なくて済み、従って集積回路中に占めるスペー
スを大幅に少なくし得る。これによシ、その集積回路を
他の徐能に割当て得るスペースを増大させ得る。
上述のようにして発生された出力パルスは、リセット回
路１９に入力されることによシキャパシタ１６の一出力
レベルを予め決められたレベル、例えば大地電位まで降
下させる。これを第２図回路例で説明すると、出力パル
スでＭ０８トランジスタ２０をオンすることによって生
ぜしめられる。
路１９に入力されることによシキャパシタ１６の一出力
レベルを予め決められたレベル、例えば大地電位まで降
下させる。これを第２図回路例で説明すると、出力パル
スでＭ０８トランジスタ２０をオンすることによって生
ぜしめられる。
上記実施例では、Ｃ，Ｒ，ｔを固定した場合について説
明したが、可変にすることも可能であシ、これにより容
易に遅、延回路の遅延時間を変更しうる。１ｆｃ、給電
量決定回路を２つの信号伝送路を用いて時間ｔを生じさ
せているが、パルス−幅ｔのパルスを発生させる回路で
代替して龜よい。これに伴って給電回路も上記パルスで
動作される回路として構成される。
明したが、可変にすることも可能であシ、これにより容
易に遅、延回路の遅延時間を変更しうる。１ｆｃ、給電
量決定回路を２つの信号伝送路を用いて時間ｔを生じさ
せているが、パルス−幅ｔのパルスを発生させる回路で
代替して龜よい。これに伴って給電回路も上記パルスで
動作される回路として構成される。
以上要するに、本発明によれば、次の効果が得られる。
■ 素子数が少なくて大きな遅延時間を生じさせ得る。
■ 本発明回路は集積回路に占有するスペースを大幅に
縮小しうる。
縮小しうる。
■ 遅延時間を容易に変更しうる尋である。
ａｔ図は本発明回路のブロック図、＠２図打部１図回路
の具体的な一回路例を示す図、第３図は杭２図回路各部
に生ずる波形を示す図である。 図中、１紘給電量決定回路、１３ば給電回路、２は蓄電
回路、１７は出力信号発生回路、１９はリセット回路で
ある。 特許出願人 富士通株式会社 第１図 第２図 第３図 （３−５） 。 ）
の具体的な一回路例を示す図、第３図は杭２図回路各部
に生ずる波形を示す図である。 図中、１紘給電量決定回路、１３ば給電回路、２は蓄電
回路、１７は出力信号発生回路、１９はリセット回路で
ある。 特許出願人 富士通株式会社 第１図 第２図 第３図 （３−５） 。 ）
Claims (1)
- 【特許請求の範囲】 ｌ）パルス状入力信号から所定の給電量を決定する給電
量決定回路と、蓄電回路と、上記給電量決定回路の出力
に応答して所定量の電荷を上記蓄電回路へ供給する給電
回路と、上記蓄電回路の出力レベルが予め決められたレ
ベルに達したことに応答してパルス状出力信号を発生す
る出力、信号発生回路を備えた遅延回路。 ２）上記給電量決定回路紘一方の出力ｉ号持続時間が他
方の出力、信号持続時間よ〕長い２つの信号伝送路で構
成されると共に上記給電回路紘上記２つの信号伝送路の
出力信号時間差だけ上記蓄電回路へ給電するように構成
し良こ・とをｌ！＃像とする特許請求の範囲第１項記載
の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8767581A JPS5817727A (ja) | 1981-06-08 | 1981-06-08 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8767581A JPS5817727A (ja) | 1981-06-08 | 1981-06-08 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817727A true JPS5817727A (ja) | 1983-02-02 |
Family
ID=13921511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8767581A Pending JPS5817727A (ja) | 1981-06-08 | 1981-06-08 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58198418A (ja) * | 1982-05-14 | 1983-11-18 | Kyowa Hakko Kogyo Co Ltd | 抗菌剤 |
-
1981
- 1981-06-08 JP JP8767581A patent/JPS5817727A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58198418A (ja) * | 1982-05-14 | 1983-11-18 | Kyowa Hakko Kogyo Co Ltd | 抗菌剤 |
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