JPS58169188A - 表示管駆動方式 - Google Patents
表示管駆動方式Info
- Publication number
- JPS58169188A JPS58169188A JP5139682A JP5139682A JPS58169188A JP S58169188 A JPS58169188 A JP S58169188A JP 5139682 A JP5139682 A JP 5139682A JP 5139682 A JP5139682 A JP 5139682A JP S58169188 A JPS58169188 A JP S58169188A
- Authority
- JP
- Japan
- Prior art keywords
- character
- display tube
- character pattern
- display
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ようにダイナミック駆動される複数桁の表示管に対する
駆動鋏置とその駆動装置を制御する制ａＳ置との双方に
文字パターン発生器を備えてそれぞれに発生ｌ一た文字
パターンを表示管に表示させる表示管駆動方式に関し、
％に、制御装置に備えた文字パターン発生器からの文字
パターンの表示を円滑に行ない得るようにしたものであ
る。
駆動鋏置とその駆動装置を制御する制ａＳ置との双方に
文字パターン発生器を備えてそれぞれに発生ｌ一た文字
パターンを表示管に表示させる表示管駆動方式に関し、
％に、制御装置に備えた文字パターン発生器からの文字
パターンの表示を円滑に行ない得るようにしたものであ
る。
近来、電子式タイプライタのを及に伴い、表示管を用い
た文字列表示装管を備夕て若干の文書処瑠様能を有する
電子式タイプライタが開発されている。しかして、従来
開発されたこの種の電子式タイグライタは、第１図に示
すような構成によって文字列表示を行なっている。すな
わち、図示の従来構成＃Ｃおいては、表示ＷＤＴＢ 、
マイクロプロセッサＭＰＵ −ｊ６よびラッテ回路ＬＡ
ＴＣＨの相互間を信号蓼により接続し、マイクロプロセ
ッサＭＰＵに内蔵した文字パターン発生器からの文字パ
ターンを、ラッチ回路ＬＡＴＣＨを介し、表示管ＤＴＢ
に表示している。その表示管ＤＴＢは、各桁の文字パタ
ーンを５×７ドツトマトリツクスにより表示し、一〇桁
程度の文字列を表示し得るようになっており、ラッチ回
路ＬＡＴＣＩ（はＤ型りリップフロツプ群よりなって文
字パターンを構成するコ債符号列を順次に一旦記憶する
ようになっており、また、マイクロプロセッサＭＰＵは
、演算処卵装＠（ＣＰＵ）、タイマ、人出方ボート、制
御プログラムメモリ、ワーキングメモリ、キャラクタジ
ェネレータ（ＣＧ）等を有して、表示管の駆動。
た文字列表示装管を備夕て若干の文書処瑠様能を有する
電子式タイプライタが開発されている。しかして、従来
開発されたこの種の電子式タイグライタは、第１図に示
すような構成によって文字列表示を行なっている。すな
わち、図示の従来構成＃Ｃおいては、表示ＷＤＴＢ 、
マイクロプロセッサＭＰＵ −ｊ６よびラッテ回路ＬＡ
ＴＣＨの相互間を信号蓼により接続し、マイクロプロセ
ッサＭＰＵに内蔵した文字パターン発生器からの文字パ
ターンを、ラッチ回路ＬＡＴＣＨを介し、表示管ＤＴＢ
に表示している。その表示管ＤＴＢは、各桁の文字パタ
ーンを５×７ドツトマトリツクスにより表示し、一〇桁
程度の文字列を表示し得るようになっており、ラッチ回
路ＬＡＴＣＩ（はＤ型りリップフロツプ群よりなって文
字パターンを構成するコ債符号列を順次に一旦記憶する
ようになっており、また、マイクロプロセッサＭＰＵは
、演算処卵装＠（ＣＰＵ）、タイマ、人出方ボート、制
御プログラムメモリ、ワーキングメモリ、キャラクタジ
ェネレータ（ＣＧ）等を有して、表示管の駆動。
制御を行なうものである。ｔ２かして、図示の構成配管
は、表示管駆動制御部のみであり、電子式り・イブライ
タ全体の動作を制御する外部マイクロプロセッサがシス
テムバス５ＹＳＢＵＳを介して図示の構成配置Ｋｌ！！
ｈ’されており、その外部マイクロフロセッサに、シス
テムバス５ＹＳＢＵＳおよヒ情報バスＩ Ｆ Ｂ ＴＪ
Ｓを介し、て、表示管ＤＴＢに表示すべき例えば７ビ
ツト構成にした情報交換コードからなる文字列のデータ
をマイクロプロセッサＭＰＵＫ向けて送出する。そのマ
イクロプロセッサＭＰＵは、内蔵の制御プログラムに従
って入力文字列データに対応する文字パターンを順次に
キャラクタジエネト一タＣａから敷用して、表示用信号
線ＤＩＳＤＴを介し５、ラッチ回路ＬＡＴＣＨＫ転送す
る。
は、表示管駆動制御部のみであり、電子式り・イブライ
タ全体の動作を制御する外部マイクロプロセッサがシス
テムバス５ＹＳＢＵＳを介して図示の構成配置Ｋｌ！！
ｈ’されており、その外部マイクロフロセッサに、シス
テムバス５ＹＳＢＵＳおよヒ情報バスＩ Ｆ Ｂ ＴＪ
Ｓを介し、て、表示管ＤＴＢに表示すべき例えば７ビ
ツト構成にした情報交換コードからなる文字列のデータ
をマイクロプロセッサＭＰＵＫ向けて送出する。そのマ
イクロプロセッサＭＰＵは、内蔵の制御プログラムに従
って入力文字列データに対応する文字パターンを順次に
キャラクタジエネト一タＣａから敷用して、表示用信号
線ＤＩＳＤＴを介し５、ラッチ回路ＬＡＴＣＨＫ転送す
る。
その際、表示管ＤＴＢにドツトマトリックスによる文字
パターンを表示する場合には、例えばＳ×クドットマト
リックスとする１桁の文字表示ＫＪｓドツトを必要とす
るので、そのＪｓドツト分の文字パターンデータを一回
で全部転送し得す、ラッチ制御信号ａＬＴＳＥＬを介し
、ラッチセＬ／クト信号およびラッチパルスを送出して
ランチ回路ＬＡＴＣＨを制御しつつ、数回に分けてその
ドツト情報を転送する。このようにして、表示すべきド
ツト情報をラッチ回路ＬＡＴＣＨに転送した後に、マイ
クロプロセッサＭＰＵは、桁信号響ＤＧＴを介し工、そ
の文字列表示に対する桁信号を表示管ＤＴＢに送出する
。かがるデータ転送を文字列の各桁毎に順次に行なうこ
と罠より、一連の文字列を表示［ＤＴＢＫ表示するよう
なダイナミック駆動を行なっている。
パターンを表示する場合には、例えばＳ×クドットマト
リックスとする１桁の文字表示ＫＪｓドツトを必要とす
るので、そのＪｓドツト分の文字パターンデータを一回
で全部転送し得す、ラッチ制御信号ａＬＴＳＥＬを介し
、ラッチセＬ／クト信号およびラッチパルスを送出して
ランチ回路ＬＡＴＣＨを制御しつつ、数回に分けてその
ドツト情報を転送する。このようにして、表示すべきド
ツト情報をラッチ回路ＬＡＴＣＨに転送した後に、マイ
クロプロセッサＭＰＵは、桁信号響ＤＧＴを介し工、そ
の文字列表示に対する桁信号を表示管ＤＴＢに送出する
。かがるデータ転送を文字列の各桁毎に順次に行なうこ
と罠より、一連の文字列を表示［ＤＴＢＫ表示するよう
なダイナミック駆動を行なっている。
しかしながら、上述した表示管駆動方式を、例えば英語
用とドイン詰用とを兼ねるようにした１ルチリンガルの
電子式タイプライタに適用したときに、つぎのような不
都合が生じたーすなわち、マイクＣｌ７０セツサＭＰＵ
罠内蔵したキャラクタジェネレータＣＧに格納すべき文
字パターンの必要量が増大してそのメモリ容量の不足が
生じた。
用とドイン詰用とを兼ねるようにした１ルチリンガルの
電子式タイプライタに適用したときに、つぎのような不
都合が生じたーすなわち、マイクＣｌ７０セツサＭＰＵ
罠内蔵したキャラクタジェネレータＣＧに格納すべき文
字パターンの必要量が増大してそのメモリ容量の不足が
生じた。
そこで、外部マイクロフロセッサ（図示せず）釦もキャ
ラクタジェネレータを白票さ豐て必要とする文字パター
ンの一部の格納を分担させ、必要に応１．／ ％−”ク
ロプロセッサＭＰＵから外部マイクロプロセッサに転送
要求を送出して所要の文字パターンデータを受取り自己
内蔵の文字パターンデータな補足するようにしていた。
ラクタジェネレータを白票さ豐て必要とする文字パター
ンの一部の格納を分担させ、必要に応１．／ ％−”ク
ロプロセッサＭＰＵから外部マイクロプロセッサに転送
要求を送出して所要の文字パターンデータを受取り自己
内蔵の文字パターンデータな補足するようにしていた。
ところが、さらに他の不菅１合が生じ、外部マイクロプ
ロセッサは、タイプライタ全体のｗｑ、制御を行なって
いるので、マイクロプロセッサＭＰＵからの文字パター
ンデータ転送要求を受けても即応し得すに、相当長い時
間の経過後に所要の文字パターンデータを送出する場合
が屡々生じた。したがって、マイクロプロセッサＭＰＵ
は、その外部マイクロプロセッサから送出１１．た文字
パターンデータが梵全に揃うまで、同一桁の表示駆動を
継続することになり、ダイナミック駆動が一時的に停止
し、その緒果、外部からの補足データを必要とする桁の
直前の桁の表示が継続して行なわれるので、その桁のみ
が極めて明るく表示され、以昔の桁は全く表示されない
という状態が生じ、電子式タイプライタの操作者に不安
を４えるのみならず、族示簀表示面の今命にも間趣が生
ずるという問題が生じていた。
ロセッサは、タイプライタ全体のｗｑ、制御を行なって
いるので、マイクロプロセッサＭＰＵからの文字パター
ンデータ転送要求を受けても即応し得すに、相当長い時
間の経過後に所要の文字パターンデータを送出する場合
が屡々生じた。したがって、マイクロプロセッサＭＰＵ
は、その外部マイクロプロセッサから送出１１．た文字
パターンデータが梵全に揃うまで、同一桁の表示駆動を
継続することになり、ダイナミック駆動が一時的に停止
し、その緒果、外部からの補足データを必要とする桁の
直前の桁の表示が継続して行なわれるので、その桁のみ
が極めて明るく表示され、以昔の桁は全く表示されない
という状態が生じ、電子式タイプライタの操作者に不安
を４えるのみならず、族示簀表示面の今命にも間趣が生
ずるという問題が生じていた。
本発明の目的は、上述した従来の問題を解決ｌ、外部マ
イクロフロセッサから補足する文字バタンデータの転送
表示を円滑に行ない得るようにした表示管駆動方式を提
供することにある。
イクロフロセッサから補足する文字バタンデータの転送
表示を円滑に行ない得るようにした表示管駆動方式を提
供することにある。
以下に図面を参照して本発明の詳細な説−する。
本発明表示管駆動方式は、従来と同様のｔｌＬ１図示の
構成配置におけるマイクロフロセッサＭＰＵを第２図に
示すように構成することによって、上述した従来の問題
を解決している。すなわち、図示のマイクロプロセッサ
ＭＰＵは、つぎの各構成要素からなっており、演算処理
装置ＣＰｔＪ、り一ドオンリメモリＲＯＭ 、ランダム
アクセスメモリＲＡＭ 、インーーバルタイマＴＩＭＥ
Ｒ，キャラタタジエネレータＣＧ、外部インターフェー
ス制御部ＩＦＣ、表示管駆動方式カポ−） ＰＯＲＴを
内蔵してつぎの上うに動作する。
構成配置におけるマイクロフロセッサＭＰＵを第２図に
示すように構成することによって、上述した従来の問題
を解決している。すなわち、図示のマイクロプロセッサ
ＭＰＵは、つぎの各構成要素からなっており、演算処理
装置ＣＰｔＪ、り一ドオンリメモリＲＯＭ 、ランダム
アクセスメモリＲＡＭ 、インーーバルタイマＴＩＭＥ
Ｒ，キャラタタジエネレータＣＧ、外部インターフェー
ス制御部ＩＦＣ、表示管駆動方式カポ−） ＰＯＲＴを
内蔵してつぎの上うに動作する。
すなわち、外部マイクロプロセッサから表示すべき文字
列の指示があったと１！！に、その表示すべき文字列情
報が、例えばＡＳＣＩＩコードなどの文字コードの形態
で所要の文字列分だけ転送されて来ると、順次にランダ
ムアクセスメモリＲＡＭに格納するうついで、ｒＩＩＬ
算処理装置ＣＰＵにより、ランダムアクセスメモリＲＡ
Ｍ内の文字コードを参照して、キャラクタジェネレータ
ＣＧ内の文字パターンを取出し、以下、第１図示の構成
につき前述したと同様にして出カポ−） ＰＯＲＴを介
し、表示管ＤＴＢに送出して表示する。しかして、ラン
ダムアクセスメモリＲＡＭ内の文字コードを参照したと
きに、第３図に示すように対応する外部参照指示ビット
がｌであった場合には、つぎのように動作する。すなわ
ち、割込要求ＩＩ！ＩＲＥＱを介し７、外部インターフ
ェース制御部ＩＦＣによって外部マイクロプロセッサに
割込みを許すとともに、外部インターフェース制御部Ｉ
ＦＣに参照すべき文字コードを保持させ、さらに、イン
ターバルタイマＴＩＭＥＲをセットして、前述したよう
に外部マイクロプロセッサからの文字パターンデータの
補足転送が連れたときに備え、転送待轡にタイムＩＪ
ミツトを設ける。しかして、その割込み許可を受けた外
部マイクロプロセッサは、自己内蔵のキャラクタジェネ
レータから所要の文字パターンを見つけ出してマイクロ
７０セツサＭＰＵに転送スる。その転送文字パターンを
受けた図示のマイクロプロセッサＭＰＵは、まス、イン
ターバルタイマＴＩＭＥＨの計時を停止させてそのＩＩ
Ｉ込みか作な防ぐ。しかしながら、割込み許可を送出し
た後所定の時間が経過しても外部マイクロプロセッサか
らの所要の文字パターンの転送が児了しなかった場合に
は、インターバルタイマＴＩＭＥＨにより割込み信号Ｔ
ＩＮＴを演算処卵装＠ ＣＰＵに送出する。
列の指示があったと１！！に、その表示すべき文字列情
報が、例えばＡＳＣＩＩコードなどの文字コードの形態
で所要の文字列分だけ転送されて来ると、順次にランダ
ムアクセスメモリＲＡＭに格納するうついで、ｒＩＩＬ
算処理装置ＣＰＵにより、ランダムアクセスメモリＲＡ
Ｍ内の文字コードを参照して、キャラクタジェネレータ
ＣＧ内の文字パターンを取出し、以下、第１図示の構成
につき前述したと同様にして出カポ−） ＰＯＲＴを介
し、表示管ＤＴＢに送出して表示する。しかして、ラン
ダムアクセスメモリＲＡＭ内の文字コードを参照したと
きに、第３図に示すように対応する外部参照指示ビット
がｌであった場合には、つぎのように動作する。すなわ
ち、割込要求ＩＩ！ＩＲＥＱを介し７、外部インターフ
ェース制御部ＩＦＣによって外部マイクロプロセッサに
割込みを許すとともに、外部インターフェース制御部Ｉ
ＦＣに参照すべき文字コードを保持させ、さらに、イン
ターバルタイマＴＩＭＥＲをセットして、前述したよう
に外部マイクロプロセッサからの文字パターンデータの
補足転送が連れたときに備え、転送待轡にタイムＩＪ
ミツトを設ける。しかして、その割込み許可を受けた外
部マイクロプロセッサは、自己内蔵のキャラクタジェネ
レータから所要の文字パターンを見つけ出してマイクロ
７０セツサＭＰＵに転送スる。その転送文字パターンを
受けた図示のマイクロプロセッサＭＰＵは、まス、イン
ターバルタイマＴＩＭＥＨの計時を停止させてそのＩＩ
Ｉ込みか作な防ぐ。しかしながら、割込み許可を送出し
た後所定の時間が経過しても外部マイクロプロセッサか
らの所要の文字パターンの転送が児了しなかった場合に
は、インターバルタイマＴＩＭＥＨにより割込み信号Ｔ
ＩＮＴを演算処卵装＠ ＣＰＵに送出する。
この割込み信号ＴＩＮＴは、ランダムアクセスメモリＲ
ＡＭ内の該当する桁の文字情報をブランクであると仮定
して演算処理装置ＣＰＵにより以祭の処理を行ない、そ
の直前の桁の文字パターン表示が長時間継続するのを禁
止するためのものである。
ＡＭ内の該当する桁の文字情報をブランクであると仮定
して演算処理装置ＣＰＵにより以祭の処理を行ない、そ
の直前の桁の文字パターン表示が長時間継続するのを禁
止するためのものである。
以上の動作を所要文字列の全桁について順次に連続的に
行なうことにより、良好な文字列表示を円滑に行なうこ
とができる。
行なうことにより、良好な文字列表示を円滑に行なうこ
とができる。
以上の説明から明らかなようＫ、本発明によれげ、表示
Ｗを駆動ｌ〜て所要の文字列を表示する際に、文字列の
特定桁の文字パターンが長時間継続し゛〔表示されるの
を禁止し得るので、電子式タイツライタ２郷の操作者に
無用の不安感を辱えず、また、表示管の寿命を保つこと
ができる。さらに、かかる本発明表示管駆動方式は、従
来の表示管駆動用マイクロプロセッサ内のリードオンリ
メモリに格納されている制御用命令を若干変更し、もし
くは、若干追加するだけで簡単に上述の駆動制御が可能
となるように改造することができるので、製造コストを
上列させることなく容易に実施し得ると（・う効果も得
られる。
Ｗを駆動ｌ〜て所要の文字列を表示する際に、文字列の
特定桁の文字パターンが長時間継続し゛〔表示されるの
を禁止し得るので、電子式タイツライタ２郷の操作者に
無用の不安感を辱えず、また、表示管の寿命を保つこと
ができる。さらに、かかる本発明表示管駆動方式は、従
来の表示管駆動用マイクロプロセッサ内のリードオンリ
メモリに格納されている制御用命令を若干変更し、もし
くは、若干追加するだけで簡単に上述の駆動制御が可能
となるように改造することができるので、製造コストを
上列させることなく容易に実施し得ると（・う効果も得
られる。
第１図は従来の表示駆動妓装置の構成を示すブロック線
図、第２図は本発明方式による表示管駆動装置における
マイクロプロセッサの構成例を示１ブロック線図、第３
図は同じくそのマイクロプロセッサの動作の態様を表わ
した文字コード格納の例を示す線図である。 ＤＴＢ・・・表示管、 ＬＡＴＣＨ・・・ラップ回μ、 ＭＰＵ・・・マイクロプロセッサ、 ＣＰＵ・・・演算処理装置、 ＲＯＭ−°° リードオンリメモリ、 ＲＡＭ”’ ランダムアクセスメモリ、ＰＯＲＴ・・°
入出力ボート、 ＩＦＣ−°°外部インターフェース制劃側、ＣＧ・・・
キャラクタジェネレータ、 ＴＩＭＥＲ”’インターバルタイマっ 特許 出 願 人 キャノン株式会社第２図
図、第２図は本発明方式による表示管駆動装置における
マイクロプロセッサの構成例を示１ブロック線図、第３
図は同じくそのマイクロプロセッサの動作の態様を表わ
した文字コード格納の例を示す線図である。 ＤＴＢ・・・表示管、 ＬＡＴＣＨ・・・ラップ回μ、 ＭＰＵ・・・マイクロプロセッサ、 ＣＰＵ・・・演算処理装置、 ＲＯＭ−°° リードオンリメモリ、 ＲＡＭ”’ ランダムアクセスメモリ、ＰＯＲＴ・・°
入出力ボート、 ＩＦＣ−°°外部インターフェース制劃側、ＣＧ・・・
キャラクタジェネレータ、 ＴＩＭＥＲ”’インターバルタイマっ 特許 出 願 人 キャノン株式会社第２図
Claims (1)
- 表示管を駆動する駆動装置およびその駆動装置ｌＩな制
御する制御装置の各々に前記表示管に表示すべき文字パ
ターンをそれぞれ格納した文字パターン発生器を有ｊ、
前記駆動装置に、前記制御装置に備えた前記文字パター
ン発生器に文字パターン送出を起動させる起動手段と、
前記文字パターン送出の遅鷺を検知するタイマ手段と、
そのタイマ手段による前記文字パターン送出の滞延の検
知に応じて前記表示管の表示を制御する制御手段とな設
けたことを４！徴とする表示管駆動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5139682A JPS58169188A (ja) | 1982-03-31 | 1982-03-31 | 表示管駆動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5139682A JPS58169188A (ja) | 1982-03-31 | 1982-03-31 | 表示管駆動方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169188A true JPS58169188A (ja) | 1983-10-05 |
Family
ID=12885776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5139682A Pending JPS58169188A (ja) | 1982-03-31 | 1982-03-31 | 表示管駆動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169188A (ja) |
-
1982
- 1982-03-31 JP JP5139682A patent/JPS58169188A/ja active Pending
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