JPS58169067A

JPS58169067A - 周波数領域特性の測定方法

Info

Publication number: JPS58169067A
Application number: JP5216482A
Authority: JP
Inventors: ブル−ス・ジエイ・ペニ−
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1982-03-30
Filing date: 1982-03-30
Publication date: 1983-10-05
Also published as: CA1224845A; EP0095234A2; JPH0368351B2; EP0095234A3; EP0095234B1; DE3381119D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、デジタル・アナログ（Ｄ／Ａ）変換器、デジ
タル処理機器、或いはアナログ処理機器等の被測定シス
テム或いは被測定機器の周波数領域特性を測定する方法
に関する。

マイクロプロセッサの発達に伴ない、デジタル技術がエ
レクトロニクス分野で盛んに用いられ、最近では、デジ
タル機器だけでなくアナログ機器においても、デジタル
技術が利用されるようになってさている。Ｄ／Ａ変換器
は、アナログ機器側こおいてデジタル信号を処理するの
に使用される。

ところで、電子機器の性能を検査し維持するためには、
機器の電子的特性を測定する必要があり、測定すべき重
要な電子的特性の一つに、周波数領域（周波数及び位相
）応答がある。アナログ機器の周波数領域特性の測定に
は、掃引周波数正弦波テスト信号を用いれば便利である
。しかし、このテスト信号はアナログ信号なので、デジ
タル機器に直接応用することはできない。更に、Ｄ／Ａ
変換器の周波数応答は、Ｄ／Ａ変換器に印加するクロッ
ク周波数を変化させれば測定できるが１位相応答はクロ
ック周波数を変化させても測定できない。

したがって、本発明の目的は、被測定電子システム或い
は被測定電子機器にデジタル信号を印加し、その電子機
器の周波数領域特性を測定する方法を提供することであ
る。

本発明の他の目的は、入力段としてＤ／Ａ変換器を有す
るアナログ電子機器の周波数領域特性を測定する方法を
提供することである。

本発明の更に他の目的は、Ｄ／Ａ変換器の位相応答を測
定する方法を提供することである。

本発明の更に他の目的は、標準Ｄ／Ａ変換器を有するア
ナログ電子機器の周波数領域特性を測定する方法を提供
することである。

以下、添付の図面を参照して本発明の好適実施例を説明
する。

第１図は、本発明の第１実施例を説明するためのブロッ
ク図である。第１図において、デジタル掃引発生器２０
は、記憶回路に記憶されている余弦波データ（余弦表）
余弦表のアドレス（番地）に対応するアドレス信号値を
増加させるアドレス発生器、及びｌサイクル（周期）の
余弦データを記憶する記憶回路（ＲＯＭ　（リード・オ
ンリ・メモリ）等）を有し、余弦表を用い、掃引周波数
余弦（或いは正弦）波テスト信号を表す連続デジタル信
号を出力する。デジタル掃引発生器２０の構成の詳細は
、第５図乃至第９図を参照して後述する。デジタル掃引
発生器２０からのデジタル信号は、例えば、１４．３Ｍ
Ｈｚの１０ビツト・データであり、被測定システム２２
に印加される。被測定システム２２は、例えば、Ｄ／Ａ
変換器そのもの、或いはＤ／Ａ変換器２４を出力段に有
するデジタル処理システム、又はＤ／Ａ変換器２４を入
力段に有するアナログ処理システム等である。被測定シ
ステム２２は、デジタル掃引発生器２０からのデジタル
信号をアナログ信号に変換するか、又は、デジタルφモ
ードで処理した後、Ｄ／Ａ変換器２４でアナログ信号に
変換して出力するか、或いは、先ずＤ／Ａ変換器２４に
よりアナログ信号に変換してアナログ・モードで処理し
、アナログ信号として出力する。被測定システム２２か
らのアナログ信号は、ピーク・ビーク（Ｐ−Ｐ）値を検
出するＰ−Ｐ検知器／増幅器２６に印加される。Ｐ−Ｐ
検知器／増幅器２６は、第１θ図乃至第１５図を参照し
て後で詳細に説明する。Ｐ−Ｐ　　　　　！検知器／増
幅器２６からの出力レベルは、包絡線（エンベロープ）
補正係数を決定するのに用いられ、例えばオシロスコー
プ２８の垂直軸に印加される。第２図は、オシロスコー
プ２８の陰極線管（ＣＲＴ）の表示画面（スクリーン）
上に表示される一例を示し、水平軸及び垂直軸は、夫々
被測定システム２２の出力の周波数及び利得を表してい
る。このように、本発明によれば、被測定システム２２
にデジタル・テスト信号を印加し、アナログ・デジタル
（Ａ／Ｄ）変換器を用いないで周波数領域特性を測定で
きるの−で、被測定システム２２の正確な動作特性或い
は評価を得ることができる。

第３図及び第４図は、夫々本発明の第２及び第３実施例
を説明するためのブロック図である。これらの実施例は
、第１実施例（第１図）に類似しているので、第１図に
示したブロックに対応するブロックには同一番号を付し
、説明を簡単にするため、相違部分についてのみ説明す
る。第３図において、高硅能の標準Ｄ／Ａ変換器３０は
、デジタル掃引発生器２０からのデジタル信号を、掃引
周波数正弦波アナログ信号に変換し、アナログ被測定シ
ステム３２に印加する。被測定システム３２からのアナ
ログ信号は、被測定システム３２の周波数領域特性を得
るために、Ｐ−Ｐ検知器／増幅器２６に印加される。第
３図の実施例では、デジタル掃引発生器２０は、掃引周
波数正弦波アナログ信号の周波数情報を表すマーカ信号
をライン３４に出力する。マーカ信号は、Ｐ−Ｐ検知器
／増幅器２６からの出力信号と同時にオシロスコープ２
８の表示画面に表示される。このように、本発明では、
掃引周波数正弦波信号を発生するのにアナログ回路を使
用していないので、正弦波信号は非常に正確である。尚
、Ｄ／Ａ変換器３０は、第１図で説明したと同様に試験
される。

テスト信号源（デジタル掃引発生器２０及−＜４ｎ／Ａ
変換器３０）の周波数応答誤差が、被測定システム３２
の予想誤差に比較して大きければ、第４図に示す本発明
の差動モードが好適である。第４図は、第３図のブロッ
クに、Ｐ−Ｐ検知器／増幅器２６（第１図及び第３図参
照）と同じ特性をイ１するＰ−Ｐ検知器／増幅器３６及
び差動増幅器３８を加えたものである。第４図において
、被測定システム３２の利得が正確に１であれば、テス
ト信号発生器の周波数応答の誤差は、差動増幅器３８の
共通モード相殺機能により相殺される。

尚、Ｐ−Ｐ検知器／増幅器２６及び３６の出力は、直流
或いは低周波信号であり、差動増幅器３８の周波数応答
は周波数領域特性測定には影響しないことに留意された
い。被測定システム３２の周波数応答即ち利得（Ａｖ）
は−、周波数変化に従って変化し、ＡｙとＤ／Ａ変換器
３０の出力電圧（Ｖｓ）及び差動増幅器３８の出力電圧
（Ｖｏ）の関係は次式で表される。

Ｖｓ　　Ｘ　　Ａｖ　　−Ｖｓ　　＝　　Ｖ。

したがって、例えば、Ｖｓの周波数応答誤差が０゜５％
、被測定システム３２の周波数応答誤差が２．０％の場
合、検出される誤差（理想的には２．０％以下）は、実
際には０．９９５Ｘ０．９８−０．９９５＝−０，０１９９（−１，９９％）である。この例では、０．５％のテスト信号発生器の誤
差は、２．０％＝１．９９％、即ち０．０１％だけであ
る。このように、テスト信号の周波数応答誤差は相殺さ
れる。

第５図は、デジタル掃引発生器２０の基本的なブロック
図である。第５図において、デジタル・データ発生器４
０は、計数器、記憶回路、或いはサム・ホイール・スイ
ッチであり、デジタル・データ発生器４０からのデジタ
ルデータはラッチ回路４２でラッチされる。デジタル加
算器４４（例えば、７４Ｌ３２８３型のＩＣ（集積回路
））は、ラッチ回路４２及び４６からのデジタル・デー
タを加算し、加算器４４の出力はラッチ回路４６でラッ
チされる。ラッチ回路４６の出力データは、記憶回路４
８のアドレス端子に印加され、記憶回路４８は、余弦波
形（余弦表）等のアナログ波形を表すデジタル・データ
を記憶する。

記憶回路４８は、ＲＯＭ、ＦＲＯＭ　（プログラマブル
ＲＯＭ）、ＥＰＲＯＭ　（イレイザブルＦＲＯＭ）　、
Ｅ　Ｅ　Ｐ　ＲＯＭ　’（”ｚレフトリカリ（ｅｌｅｃ
ｔｒｉｃａｌｌｙ）　Ｅ　Ｆ　ＲＯＭ）の何れでもよい
。記憶回路４８のデータ出力は、ラッチ□５０を介して
緩衝器５２に印加される。ラッチ回路４２．４６．５０
は、例えば、７４ＬＳ１６２．７４ＬＳ３７４．７４Ｌ
Ｓ３７７型等のＩＣであり、これらの素子のクロック端
子にはクロック発生器５４からクロック信号が加えられ
る。クロック周波数は、例えば、１４．３ＭＨｚである
。ラッチ回路４６のリセット端子Ｒは、スイッチ５６を
介し、同期信号が印加される端子５８或いは正１圧源十
に選択的に接続している。緩衝器５２の出力は、記憶回
路４８の内容によって決まるアナログ波形を表すデジタ
ル・データであるが、緩衝器５２の出力データはＤ／Ａ
変換器３０に印加され、Ｄ／Ａ変換器３０からアナログ
波形が取り出される。

第６図は、第５図の回路の動作を説明するための波形図
である。波形Ａは余弦波形、波形Ｂはクロック・パルス
（サンプリング・パルス）である。波形Ａ上に示したＸ
印はサンプリング点であり、ＤＯ〜Ｄ１５は、余弦波形
Ａのサンプリング点のアナログ・レベルを表すデジタル
・データ（例えば、１０ビツト）である、余弦波形Ａの
Ｐ　−Ｐ　値は、デジタル・データでは最大ｒｉｌ１１
１１１１１１Ｊで表すことができる。第６図では、説明
を簡単にするため、余弦波形Ａの１周期のサンプリング
点を１６個としているが、実際の装置或いはシステムで
は、例えば２５６個のサンプリング点を設ける。デジタ
ル・データＤｏ−Ｄ１５は、第７図に示すように、記憶
回路４８の所定アドレスの記憶領域に記憶される。第７
図の左側の数字は記憶回路４８のアドレスを示し、四角
の中の符号はデジタル・データを示す。尚、パルスＢの
周波数は、クロック発生器５４から出力するクロックの
周波数に等しい。

今、デジタル・データ発生器４０が連続してデジタル・
データ「Ｏｌ」　（ｌＯ進数）を出力し且つラッチ回路
４６の内容が「００」と仮定すると、ラッチ回路４２及
び４６は夫々第１クロツクにより「０１」及び「００」
をラッチする。同時に、記憶回路４８はそのアドレス端
子でラッチ回路４６からのデータ「００」を受け、デー
タ端子からデータＤＯを出力する。加算器４４は、クロ
ツクと同期しないで、ラッチ回路４２及び４６からのデ
ータを加算しその値を出力するので、加算器４４は第１
クロツク後、データ「Ｏｌ」を出力する。次に、第２ク
ロツクに応答し、ラッチ回路４６は加算器４４からのデ
ータ「Ｏｌ」を記憶し、ラッチ回路５０は記憶回路４８
からのデータＤｏを記憶する。第２クロツク後、記憶回
路４８はそのアドレス端子でデータｒＯＬＪを受け、デ
ータ端子からデータＤｉを出力し、加算器４４はデータ
「０２」を出力する。尚、ラッチ回路４２の内容は、デ
ジタル・データ発生器４０か常時ｒｏ　ｌＪ　　（１０
進数）を出力しているので、変化しないことに留意され
たい。次に、第３クロツクが出力されると、ラッチ回路
４６及び５０は、夫々データ「０２」及びＤＩをラッチ
する。第３クロツク後、加算器４４及び記憶回路４８は
、夫々データ「０３」及びＤ２を出力する。以後、上述
の動作が繰り返えされ、連続したデジタル・データが出
力する。ラッチ回路４６の内容が１周期の最後のデータ
ｒｌ　５Ｊ　　（１０進数）となると、加算器４４はデ
ータ「ＯＯ」を出力して最初の状態に戻る。緩衝器５２
からの一連のデータを第６図のＣに示し、Ｄ／Ａ変換器
３０から出力されるアナログ波形を第６図のＡに示す。

アナログ波形の周波数及び振幅は、夫々クロック周波数
及びＤ／Ａ変換器３０の基準電圧に従って決定される。

次に、デジタル・データ発生器４０の出力が連続してデ
ータｒ０２Ｊ　　（１０進数）を出力していると仮定す
ると、ラッチ回路４２は第１クロツクのサイクルでデー
タ「０２Ｊを記憶し、加算器４４及び記憶回路４８は夫
々データ「０２」及びＤＯを出力する。第２クロツクの
サイクルになると、ラッチ回路４６及び５０は夫々デー
タ「０２」及びＤＯをラッチする。第２クロツク後、加
算器４４及び記憶回路４８は夫々データ「０４］及びＤ
２を出力する。緩衝器５２からの一連のデータを第６図
のＤに示し、Ｄ／Ａ変換器３０か　　　　。

らのアナログ波形を第６図のＥに示す。次に、デジタル
・データ発生器４０がデータ「ｏ３」　（ｌＯ進数）を
出力すると、緩衝器５２からの出力データは、［ｌ’Ｄ
Ｏ，Ｄ３、Ｄ６．Ｄ９、ＤＩ２、ＤＩ５、Ｄ２、Ｄ５・
Φ・ｊの順になる。尚、加算器４４、ラッチ回路４２及
び４６は記憶回路４８に対してアドレス発生器として動
作する。

以Ｆの説明から分るように、緩衝器５２からのデジタル
・データの周波数は、一定で且つクロック周波数のみに
よって決定さもるが、Ｄ／Ａ変換器３０からのアナログ
波形の周波数はクロック周波数及びデジタル・データ発
生器４０の動作設定の両方によって決まる。このように
、アナログ波形の周波数を変更するために、Ｄ／Ａ変換
器３０のクロック周波数を変化させる必要がないので。

被測定システムの電気的特性を変える必要がない。第５
図に示したデジタル掃引発生器２０は、アナログ回路を
使用しないで、デジタル回路のみを用いているので、緩
衝器５２からのデジタル・データは高品質であり、アナ
ログ波形の品質はＤ／Ａ変換器３０の特性にのみ関係す
る。スイッチ５６を、同期信号が印加されている端子５
８側に切り変えると、ラッチ回路４６は同期信号が印加
される毎にリセットされる。即ち、緩衝器５２からのデ
ジタル・データは、外部回期信号に同期する。掃引周波
数アナログ波形は、デジタル争データ発生器４０の出力
データを変化させることによって取り出すことができる
。

第８図は、デジタル掃引発生器２０の詳細なブロック図
であり、特にデジタル・データ発生器４０を詳細に示し
ている。減数（カウントφダウン）回路６０はスイッチ
６４を介し、クロック発生器５４或いは外部信号端子６
２に選択的に接続する。計数器６６は減数回路６０の出
力を計数し、アドレスデータをラッチ回路６８に印加す
る。ラッチ回路６８は、クロックに同期し、その出力を
記憶回路（掃引記憶回路）７０のアドレス端及びマーカ
／リセット回路７２に印加する。記憶１すＪ路７０は、
ＲＯＭ、ＦＲＯＭ、ＥＰＲＯＭ。

ＥＥＰＲＯＭの何れでもよく、掃引速度及び直線性に関
する情報を記憶する。マーカ／リセット回路７２は、ラ
ッチ回路６８からのデータに従い、周波数マーカ及びリ
セット信号を夫々端子７４及び７６から出力する。Ａ／
Ｄ変換器７８は、ポテンショメータ８０からのアナログ
電圧をデジタル中データに変換する。記憶回路７０及び
Ａ／Ｄ変換器７８の出力は、ラッチ回路４２に印加され
る。スイッチ８２は、記憶回路７０のチップ選択端子Ｃ
Ｓ及びＡ／Ｄ変換器７８のイネーブル端子ＥＮを選択的
に接地する。これらのブロック及び＾子６０乃至８２は
、第５図のデジタル・データ発生器４０を構成し、他の
ブロックは第５図の他のブロックと同一である。

スイッチ８２がＡ／Ｄ変換器７８を選択すると、記憶回
路７０は不動作状態となり、Ａ／Ｄ変換器７８が動作状
態となる。この場合、ラッチ回路４２はＡ／Ｄ変換器７
８のみからデータを受け、Ｄ／Ａ変換器３０からのアナ
ログ波形の周波数はポテンショメータ８０によって制御
される（手動制御モード）。

一方、スイッチ８２が記憶回路７０を選択すると、ラッ
チ回路４２は記憶回路７０のみからデータを受ける。記
憶回路７０の内容が直線掃引情報であれば、第９図に示
すように、周波数が直線状ｉこ変化する余弦（正弦）波
形がＤ／Ａ変換器３０から得られる。第９図において、
パルスＢは減数回路６０の出力であり、計数器６６はパ
ルスＢを、１数してアドレス・デニタ（第９図のＤ）を
出力する。アドレス・データＤは、クロック毎にラッチ
回路６８でラッチされ、記憶回路７０の番地性を行う。

例えば、アドレス・データＤが時点１０で「００」とす
ると、記憶回路７０はデ゛−タ「Ｏｌ」　（ｌＯ進数）
を出力し、Ｄ／Ａ変換器３０は低周波のＬＩＥ弦波形を
出力する。データＤが時点ｔ１で「０１」になると、記
憶回路７０からのデータはｒｏ　２Ｊ　　（１０進数）
となり、正弦波周波数は１−の場合に比べて高くなる。

このように、データＤを直線状（連続的）に高くしてい
くと、Ｄ／Ａ変換器３０から得やれる掃引周波数正弦波
は、第９図のＣに示すようになる。第９図のＡは、記憶
回路７０の内容、即ち記憶回路７０の出力データを示す
。

記憶回路７０に記憶されている直線性の情報が、第１０
図のＡに示すように直線状でなければ、Ｄ／Ａ変換器３
０の出力は周波数変化が連続していない正弦波となる（
第１Ｏ図のＣ）。スイッチ６４のスイッチ位置を端子６
２側に選択すると、周波数の変化時間は、端子６２に印
加される外部信号に同期する。この場合、減数回路６０
を省略し、外部信号を直接針１器６６に印加するように
してもよい、しかし、外部信号の周波数は、クロック発
生器５４からのクロック周波数よりも充分に低いことが
条件である。

マーカ／リセット回路７２が、ラッチ回路６８の内容が
変化した時点、即ち、周波数変化の時点を検知すると、
マーカ信号が端子７４に発生する。更に、マーカ／リセ
ット回路７２は、計数器６６からのアドレス・データの
１周期が終了したことを検知し、リセット信号を端子７
６から出力する。これらのマーカ信号及びリセット信号
を、夫々、オシロスコープ２８（第１図、第３図及び第
４図）の垂直入力端子及びトリガ端子に印加すると便利
である。尚、ラッチ回路４２．４６．５０及び６８を設
けた理由は、夫々のブロックの伝搬遅延による誤差を防
１卜するためである。アナログ波形及び掃引速度／直線
性を変化させるためには、記憶回路４８及び７ｏの内容
を変えればよい。帰山速度及び直線性が、第９図に示す
ようであれば、計数器６６からの出力は直接ラッチ回路
４２に印加してもよい。

第１１ｉΔは、Ｐ−Ｐ検知器／増幅器２６及び３６の詳
細なブロック図である。第１１図において、被測定シス
テム（図示せず）からのアナログ信号は、端子９０を介
してＰ−Ｐ検出器９２に印加される。尚、Ｐ−Ｐ検出器
９２は、第１２図にノＴ＼した従来の検知器である。第
１２図において。

抵抗器９４は端子９６とアース間に接続し、低抵抗器９
８、コンデンサ１００、ダイオード１０２、出力抵抗器
１０４から成る直列回路が、端子９６及び１０６の間に
接続している。コンデンサｌＯＯとタイオード１０２の
中点はダイオード１０８を介して接地され、ダイオード
１０２と抵抗器１０４の中点はコンデンサ１１０を介し
て接地している。コンデンサ１１０と並列接続したツェ
ナーダイオド１１２及び１１４は回路保護用である。

第１１図において、Ｐ−Ｐ検出器９２の出力は入力増幅
器１１６の非反転入力端に印加され、入力増幅器１１６
の反転入力端にはオフセット増幅器１１８の出力が印加
される一、オフセット増幅器１１８の非反転及び反転入
力端は夫々ポテンショメータ１２０及び可変抵抗器１２
２に接続し、ポテンショメータ１２０及び可変抵抗器１
２２は。

夫々小信号オフセット制御器及び大信号オフセット制御
器として動作する。レベル制御器として動作するポテン
ショメータ１２４は、緩衝増幅器１２６を介し、直流電
圧を可変抵抗器１２２とポテンショメータ１２８　（１
２８は復信号利得制御器として動作する）の中点ト印加
する。可変利得増幅器１３０（破線で囲った部分）は、
差動増幅器１３２及び乗算器１３６を有する。差動増幅
器１３２は、ポテンショメータ１２８及び１３４（１３
４は小信号利得制御器として動作する）の夫々の摺動タ
ップから電圧を受け、一方、乗算器１３６は、入力増幅
器１１６の出力を差動増幅器１３２からの出力で乗算し
、出力増幅器１３８の出力レベルの利得を制御する。可
変利得増幅器１３０からのブツシュ・プル出力は、出力
増幅器１３８を介して出力端子１４０から出力される。

レベル表ノ１＼器１４２は入力増幅器１１６の出力レベ
ルを表示する。Ｐ−Ｐ検知器／増幅器２６の増幅段は、
増幅器１１６．１１８．１２６．１３０．１３８から構
成される。

Ｐ−Ｐ検出器９２の出力は、端子９ｏの交流入力端子信
号Ｖｉｎの包絡線に相当する直流出力電圧Ｖｏｕｔであ
る。理想的な検出器の入出力電圧の関係は、＠１３図に
示すように、Ｖ　ｏｕｔ　／　Ｖ　ｉｎ＝　１であるが
、実際には、Ｐ−Ｐ検出器９２のダイオード１０２及び
１０８のターン・オン電圧及び　　　　叩動作インピー
ダンスのために、Ｐ−Ｐ検出器９２の直流出力レベルは
利得誤差を有し、この利得誤差は、第１４図に示すよう
に、信号レベルの関数である。尚、動作利得誤差及び直
流オフセットは、Ｐ−Ｐ検知器／増幅器２６の増幅段で
補正される。Ｐ−Ｐ検出器９２の出力は直流レベルなの
で、利得誤差は、動作点即ち血液出力レベルで補正すれ
ば充分である。

Ｐ−Ｐ検出器９２の利得誤差を補正するために、直流オ
フセットを最適値に調整した際に動作利得も同時に最適
値に調整できるように、ポテンショメータ１２０、可変
抵抗器１２２、ポテンショメータ１２８．１３４を予め
適正値に設定する。ポテンショメータ１２４の出力電圧
は小信号に対して零なので、可変抵抗器１２２は小信号
に対して影響を有しない。したがって、可変抵抗器１２
２を調節する以前にポテンショメータ１２０を調整すれ
ば、両者間の相互調節は必要ない。

Ｐ−Ｐ検出器９２のＶｉｎ−Ｖｏｕｔ（入出力電圧）特
性は、第１４図に示すように、湾曲部を有しその部分の
勾配は１以下なので、ポテンショメータ１２４を用いて
湾曲部分をオフセットし、所定の動作点（第１４．１５
．１６図において丸印で示す）を、第１５図に示すよう
に、本面流点に移動させる。Ｐ−Ｐ検知器／増幅器２６
（３６）は、相対的な周波数応答測定（絶対値測定では
ない）を［］的としていることに留意されたい。次に、
ポテンショメータ１２４のＦ述の調整により、第１６図
に示すように、特性曲線の湾曲部分を移動させ、所望の
動作点が、ｌ：ｌの勾配にくるようにするための利得補
正を可変利得増幅器１３０に指対＼する。よって、第１
４図の特性は、ポテンショメータ１２４のみの調整によ
り第１６図のように袖１１−される。このようにして、
動作点に関する利得誤差補正を完成する。レベル表示器
１４２は、零電圧を含む小レベル・レンジを検出するウ
ィンド比較器を有するので、ポテンショメータ１２４の
調節は容易である。したがって、被測定システム（図示
せず）の周波数領域特性は、Ｐ−Ｐ検知器／増幅器２６
（３６）及びデジタル掃引発生器２０を用いて正確に測
定できる。

第１７図は、第１１図に示したＰ−Ｐ検知器／増幅器２
６（３６）の増幅段の詳細な回路図である。入力増幅器
ｌ１６、オフセット増幅器ｉｔ８、緩衝増幅器１２６．
出力増幅器１３８は、例えばＬＭ３０８型のＩＣであり
、可変利得増幅器１３０は、例えばＭＣＩ４９５型のＩ
Ｃである。

人力増幅器１１６の出力は、ダイオード接続したトラン
ジスタ１５２を介し、上限レベル比較器１５４及び下限
レベル比較器１５６（これらは、例えば１４８５型のＩ
Ｃ）の弗反転入力端に印加される。上限レベル比較器１
５４及び下限レベル比較器１５６の反転入力端は、夫々
、抵抗器１５８〜１６８及びダイオード接続したトラン
ジスタ１７０から成る分圧器から、上限及び下限電圧を
受ける。トランジスタ１５２及び１７０は温度補償用で
ある。入力増幅器１１６の直流出力レベルか上限レベル
よりも高ければ、上限レベル比較器１５４及び下限レベ
ル比較器１５６の出力は、夫々「高」　「低」となり、
３個のＬＥＤ　（発光ダイオード）１７２（赤色）、１
７４（緑色）、１７６（赤色）の内、ＬＥＤ　ｌ　７２
のみが動作して赤色を発する。入力増幅器１１６の出力
レベルが下限レベルよりも低ければ、−上限レベル比較
器１５４及び上限レベル比較器１５６の出力は共に「低
」となり、ＬＥＤ１７６のみが動作して赤色を発する。

一方、入力増幅器１１６の出力レベルか上限及びド限レ
ベルの間にあれば、上限レベル比較器１５４及び下限レ
ベル比較器１５６の出力は夫々「高」及び「低」となり
、ＬＥＤ１７４のみが動作して緑色を発する。したがっ
て、操作者は、ＬＥＤ１７２．１７４．１７６の動作を
観察することにより、ポテンショメータ１２４を適正値
に調整することができる。

以ｌ―の説明から明らかなように、本発明によれば、デ
ジタル処理機器、Ｄ／Ａ変換器、或いはアナログ処理機
器のような被測定システム或いは被測定機器の周波数領
域特性を正確に測定或いは評価することが可能である。

以［−１本発明の好適実施例について説明したが、当業
者は本発明の要旨を逸脱することなく柚々の変形Φ変更
を行うことは容易である。例えば、Ｐ−Ｐ検知器／増幅
器２６或いは差動増幅器３８の出力を、オシロスコープ
に印加する代りにデジタル電圧計に印加するようにして
もよい。

【図面の簡単な説明】

第１図、第３図及び第４図は、夫々本発明の好適実施例
を説明するためのブロック図、第２図は、第１図、第３
図及び第４図のオシロスコープに表示される表示例を示
す図、第５図は本発明の説明に用−いたデジタル掃引発
生器の簡単なブロック図、第６図及び第７図は、夫々第５図のブロックの動作を説
明するための波形図及び記憶回路の内容等を模型的に示
した図、第８図はデジタル掃引発生器の詳細なブロック図、第９図及び第１０図は、第８図のブロックの動作を説明
するための波形図及びデータを示す図、第１１図は本発明の説明に用いたＰ−Ｐ検出器／増幅器
のブロック図、第１２図は第１１図のブロックの動作を説明するための
Ｐ−Ｐ検出器の回路図、第１３図乃至第１６図は、夫々本発明を説明するための
入出力電圧特性図、第１７図は第１１図に用いた増幅器の回路図である。２０：デジタル掃引発生器２２．３２：被測定システム２６．３６：Ｐ−Ｐ検出器／増幅器特許出願人テクトロニクス拳インコーポレイテッド代理人　森崎　
俊明 °′　　嶌４図り８ｚＥ団

Claims

【特許請求の範囲】

被測定システムに、掃引周波数アナログ信号に対応する
デジタル信号を、直接或いはデジタル・アナログ変換器
を介して印加し、上記被測定システムからアナログ出力
信号の一ピーク吻ピーク値を得て、上記被測定システム
の周波数領域特性を測定することを特徴とする周波数領
域特性の測定方法。