JPS58165408A - 差動増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、差動増幅回路に関し、物にＭＯＳ）’　Ｅ
　Ｔ　（絶縁ゲート型電界効果トランジスタ）により構
成された相補ｍＭＯ８集積回路に通した差動増幅回路に
関する。

半導体集積回路のような回路においては、櫨々の回路ノ
ード、配線及び半導体基板の相互に無伏し得ない電気的
結合が形成される。種々の回路ノードもしくは配Ｉｉｌ
には、盲管しくない電気的結合を介して雑音とみなされ
る電位変化が与えられる。

例えば、１つの回路ノードもしくは配線における・、：
・ 電圧レベルが変化された場′□谷、浮遊容量のような□
Ｖオーｊ６Ｗｆｔ、＜７ｊＬ、１８７よ−□。エノード
及び配ＩｓＩ／Ｃ雑音とみなされる電位変化が与えられ
る。電源配Ｉｍｋおける電源電圧レベルが変゛化された
場合、負荷素子のような回路素子１介し工及び上記のよ
うな望ましくない容量を介して回路の出力ノード及び出
力配ＩＩＩ＆Ｃ同様な電位変化が与えられる。半導体集
積回路において、種々の回路素子が形成される半導体基
板は、それが比較的大きい抵抗を持つことＫよって電位
変動を生じゃすい。回路ノード及び配線における電圧レ
ベルの変化によって、半導体基板の少なくとも一部の電
位が変動され、半導体基板電位の変動によって他の回路
ノード及び他の配置１１１ｃ電位変動が与えられる。

雑音は、１つの半導体基板上にアナログ回路とディジタ
ル回路とが設けられるような場合にろ題となる。すなわ
ち、この場合、ディジタル回路の動作によって、アナロ
グ回路に比較的大きいレベルの雑音が加えられてしまう
。

このような望−ｔ’Ｌ＜ない電気的結合を介し工与えら
れる雑音が間−０となる部分においては、平衡回路の使
用を考えることができる、この場合、信号レベルは、対
の回路ノード関もしくは対の配線間に供給される互いに
逆相にされた差動信号のような平衡信号の相対的レベル
差と対応され、対の回路ノードのそれぞれもしくは対の
配線のそれぞれの絶対値的信号レベルとは実質的に対応
されない、そのため、電源配線及び半導体＆板から対の
回路ノードもしくは対・の配線に同時に与えられてしま
う雑音、すなわち同相雑音は実質的に蕪視することがで
きるようになる。

半導体集積回路において、差動信号のような平衡信号は
、それを差動増幅回路から出力させることができる。こ
の場合、利得な適当に設電する必門咲力と出力の直線性
ＶｊＬ好にさせる必要などがこのような平衡信号を出力
する差動増幅回路は、その一対の出力端子における動作
点が回路定数の変化などにかかわらずに所足の望ましい
値もしくは範囲ＫＩＮ持されることが必要とされる。通
常の回路においては、＋１　’ｉその電源電圧に対応し
て信号の最大、最小レベルが制限されるので、動作点が
Ｍｌしい値もしくは範囲から外れると、出力１叢号損暢
が減少されてしまう。また、出力信号の動作点の看るし
い偏りＫよって、その出力信号を受ける次段の回路の動
作点が不所ｍＫｆ化され、その結果望ましい回路動作が
期待されなくなる。

従って、この発明の１つの目的は、平衡回路として使用
するのに適する新規な差動増幅回路を提供することにあ
る。

この発明の他の目的は一対の出力端子の動作点を所望の
値もしくは範囲に設電することができる新規な差動増暢
回ｗｌｖ提供することにある。

この発明の他の目的は、比較的少ない回路素子ｔもって
構成することができる新規な差動増幅回路を提供するこ
とにある。

この発明の他の目的は、０Ｍ０８（相補＠ＭＯ８）集積
回路化するのに適す゛る差動増幅回路を提供することに
ある。

コノ発明のＩｌ！に他の目的は、以下の説明および図面
から明らかとなるであろう。

第１図には、平Ｉｉｉ壇増幅回路の回路図が示されてい
る。

図示の増幅回路は、縦続接続された２個の増幅回路ＡＭ
　Ｐ、及びＡＭＰ、から構成されている。

増幅回路ＡＭＰ、は、差動増幅回路ＦＬ）Ａ、と、この
差動増幅回路ＦＤＡ、の反転入力端子ＩＴ。

に接続された抵抗几８、と、反転入力端子１’ｌ”、と
出力端子ＯＴ、との関に並列接続された帰還抵抗拘、及
びキャパシタ０゜と、入力端子１’ｌ’、に接続された
抵抗−１と、入力熾子ＩＴ、と反転出力端子ＯＴｔどの
間に並列接続された帰還抵抗〜２及びキャパシタＯ１と
から構成されている。増幅回路ＡＭＰ、は増幅回路ＡＭ
Ｐｌと同様な構成にされている。

増幅回路ＡＭＰ、は、差動増幅回路Ｆｌ）Ａ、が充分に
大きい利得を持つように構成されることにより工、帰還
抵抗〜１と抵′ＦＬ−１との抵抗比及び最還抵抗轡、と
抵抗ｋＬ１ｍと、？１．抵抗比に対応する直流利得を持
つ。図示の回ｑＨコ、おいては、入力対線ＬＮ、及びＬ
Ｎ、から出力対線ＬＮ、及びＬＮ。

オでの利得１大きくする必要が有２るときであっても帰
還抵抗轡、ないしｈｆ４のそれぞれの抵抗Ｉ［を比較的
低い（１［Ｋ制限することができる。これに応じ又、抵
抗にｆｌないしにｆ４は、それぞれが着るしい高抵抗Ｉ
［にされな（て良いので、比較的高精度の抵抗値にされ
得る。ま・た、抵抗轡、ないし〜４及び凡、１ないしり
、、ｖ集積回路技術によって不純物拡散領域のような半
導体抵抗から構成する場合、看るしい鳩抵抗値の抵抗が
無いことによっ℃、半導体チップの面積増７Ｊ］ｖ防ぐ
ことができる。

図示の増幅回路ＡＭＰ、におい王、燭遺抵抗轡１とキャ
パシタＣ０とからなる帰還回路と、帰還抵抗〜、とキャ
パシタＯ１とからなる帰還回路とによる＃ＩＲ動作の結
果として、出力端子ＯＴ。

の動作点と反転出力端子ＯＴ、の動作点とは、差動増幅
回路ＦＤＡＩの一対の入力端子ＩＴ、とＩＴ、との間の
電圧レベル差を実質的に零にさせるようなレベルに４ｐ
される。この場合、一対の入力端子ＩＮ、及、ｄ２．Ｉ
　Ｎ、、　ＶＣおけるバイアス電圧、及び抵抗’ｌｉｔ
　　’１ｍｌ’〜１及びｈｆ、は、一対の出力端子ＯＴ
、及びＯＴ、のそれぞれの動作点の安定点Ｖ決定するよ
５＜は作用しない。一対の出力端子ＯＴ１とＯＴ、の動
作点の、絶対レベルは、実質的に差動増幅回路ＦＤＡｉ
の出力特性のみによって決定される。

一対の出力端子ＯＴ、とＯＴ、の動作点が高すぎるレベ
ルの場合、及び低すぎるし、ベルの場曾、この一対の出
力端子ＯＴ、とＯＴ、に出力される信号撮幅が前記のよ
うに制限されてしまうことになる。また、後段の増幅回
路ＡＭＰ、の入力バイアス電圧が適切な範囲から外れる
ことなどによっ又、広い備考レベル範囲における直線性
の良い回路動作のような望ましい回路動作が望めなくな
って（る。

第２図は本発明に係る差動増幅回路の一実施例の回路図
である。この回路は、差動入力段１と、バイアス回路２
と、出力段３と、出力レベル制御回路４とから構成され
ている。回路は、２電源によっ１動作させられる。電源
配線ＳＬ、には正の電源電圧■、・ｄが供給され、電源
配線ＳＬ、には負の’Ｉｔｍ電圧ｖ０が供給される。

各回路は、４ＩＪＣ制限されないが公知の０ＭＯ８集積
（ロ）路技術によってその全体が１つの半導体基板上に
形成されるｅＰチャンネルＭ　０８　Ｆ　Ｅ　Ｔは、Ｎ
書単結晶からなるような図示しない半導体・基板上に形
成され、ＮチャンネルＭＯ８Ｆｌｌ！ｉＴは、士配半導
体基板上に形成された図示しないＰ型つェル懺域士に形
成される。半導体基板は、その上に形成されるＰチャン
ネルＭＯ８ＦＥＴの基体ケートを構成し、Ｐ＠ウェル懺
域はその上に形成されるＮチャンネルＭＯ８ＦＥＴの基
体ゲートを構成する。ＰチャンネルＭＯ８ＦＥＴの基体
ゲートは、正電、源配＠ｓＩ、、に９合され、Ｎチャン
ネルＭＯｓＦｇｒの基体ゲートは負Ｗ源配Ｈ８’Ｌ　ｔ
に結合される。但し、第２図においては、図面の複雑化
を避けるたぬ、各Ｍ　０８　Ｆ　Ｂ　’ｌ’の基体ケー
トはどこにも接続されていないように表示されている。

差動入力段ｌは、Ｎチャンネル型の一対の入力Ｍｌ　８
ＦＥＴＱ、、Ｑ、と、入力ＭＩ８ＦＥ’ｒＱ、、Ｑ、の
ドレインにそれぞれ接続され、定電流負荷を構成するＰ
チャンネル型の一対の負荷ＭＩ　Ｓ　ｋ’　Ｂ　ＴＱｍ
　ｌＱ４　ト、上記人力ＭＩ８ＦｇＴＱ、、Ｑ、の共通
ソースに接続されたＮチャンネル型の定電ｆｉＭＩ８Ｆ
ｇＴＱ、とにより構成されている。

上記入力Ｍ１８ＦＢＴＱ＋　とＱ、との相互、および負
荷ＭＩＳＦｇＴＱ、とＱ、との相互は、それぞれ同一特
性を有するように０ＭＯ８集横（ロ）路技術によって同
時に形成され、゛かつ互いに等しく・ような大きさにさ
れる。これによっ又、差動入力段１のオフセット電圧、
ドリフトが最小になるようにされる。

差動入力段ｌの一対の出力は、ＭＩＳＦＥＴＱ。

とＱｌのドレインが共通接続されたノードａ、と、ＭＩ
　８ＦＥＴＱ４とＱ、のドレインが共通接続されｔノー
ド１．とから出力される。

差動入力段ｌの負荷ＭｌｌＦｈｉＴＱ３　、Ｑ４及び定
電ｆ１Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓ”、あゲートには
、バイアス回路２から出力されるノーｊイアス電圧が供
給される。

バイアス回路２は特に制限されないが、ソースが負電源
配線８Ｌ、に徴続されかつゲートとドレインが共通接続
されたＮチャンネルＭＯ８ＦｇＴＱ、とゲート及びドレ
インがＭＯ８ＦＥＴＱ、のゲート及びドレインに接続さ
れたＰチャンネルＭ１８ＦＥ’ｌ”Ｑ、と、ゲート及び
ドレインがＭＵ８ＦｇＴＱｙのソースＩＩＣ＠続されか
つソースが正電連記−８Ｌ、に僧絖されたＰチャンネル
Ｍ　Ｉ　８　ＦＷＴＱ、とから構成−され又いる。Ｐチ
ャンネルＭＩｓＦｇＴＱ、のゲート及びドレインは、ｌ
ｌ１ｌｌｖ介して出力レベル制御回路４の出力端子にも
結合されている。

ＰチャンネルＭＩ８ＦｇＴＱ、は、Ｍ　Ｉ　８　Ｆ　ｇ
ＴＱ、及びＱ、に適当なバイアス電流を流させるために
ｉけられそいる。ＭＩＳＦＥＴＱ、は、ＭＩＳＦｇＴＱ
ａのツースとドレインとの間に出力されるバイアス−庄
及びＭＩＳＦｇＴＱａのドレインとソースとの−に出力
されるバイアス電圧が、それぞれのしき（パ−電圧に近
い比較的小さい値となるように、そのコンダクタンスが
比較的小さくされる。

ＭＩＳＦＥＴＱ、から出力されるバイアス電圧は、１ｌ
ｌｊｌｋ介し工出力レベル制御回路４′に流される出力
電流によってその値が変化さ誓られる。この場合、Ｍｌ
　８ＦＥＴＱａのバイアス電圧の変化によってＭ１８Ｆ
ＢＴＱｖのソースとＭＩＳＦＥＴＱ、のソースとの間に
与えられる電圧変化は、このＭＩＳＦｇＴＱ、のソース
とＱ６のソースとの間における定常的なバイアス電圧に
対して相同的に小さい値しか示さない。従って、Ｍ　Ｉ
　８　Ｆ　ＥＴＱｖｔ’介Ｌ　”ＣＭ　Ｉ　８　Ｆ　Ｅ
　Ｔ　Ｑｌ　ｋＣ流されるバイアス電流は、ＭｘｓＦ’
ｇＴＱａのバイアス電圧が変化し又も実質的に一定に維
持される。その結果、ＭＩ８ＦＩｉｉＴＱ、から出力さ
れるバイアス電圧は実質的に−５１に維持される。

バイアス回路２におけるＭＩ８ＦｇＴＱｓ　と差動入力
段１＃ＩＣおけル’１ｌＮｆｌｔ、Ｍ　１８　Ｆ　Ｂ　
’ｒＱ、　トハ、実質的にカレントミラー回路を構成し
ており、同様ｋＭＩ８ＦＰＩＴＱｓと負荷ＭＩｓｌ’Ｅ
ＴＱ、及びＱ、４実質的にカレントミラー回路を構成し
ている。従っ１、定電＠ＭＩ８ＦｇＴＱｓの吸込電流す
なわちドレイン電流は、Ｍ１８ＦＢＴＱ、とこの定電１
１ＭＩ８ＦｇＴＱ、とのコンダクタンス比と、Ｍｌ　ｓ
ＰｇＴＱ、　＃！ｃｅｌｌされるバイアス電流とによっ
てその値が決定される。同様ｋ、負荷ＭｌｓＰＩＴＱ、
及びＱ４の吐出電流すなわちドレイン電流も、ＭＩ８１
？ｇＴＱＩ　とこれらのＭＩ８ＰＥＴＱ、及びＱ４との
コンダクタンス比と、Ｍ１ｓＦｇ’ｒＱ、＜ｆｉされる
バイアス電流とｋよってそれぞれの値が決定される。

出力段３は、２つの反転層Ｓ回路から構成されている。

第１の反転増幅回路は、差動入力段１における出力ノー
ドａ、にゲートが接続されたＰチャンネル駆動Ｍ１８Ｆ
ＥＴＱ１ｏと、この駆動ＭＩ８　ｈ”　Ｂ　Ｔ　Ｑｔｅ
のドレインに接続されたＮチャンネル負荷ＭＩ８ＦＩＣ
ＴＱｅ　とから構成され、第２の反転増幅回路は、差動
入力段における出力ノードａ、にゲートが接続されたＰ
チャンネル駆動ＭＩ８ＦｇＴＱ１ｍと、この駆動ＭＩ８
ＦＥＴＱ□のドレイン電流続されたＮチャンネル負荷Ｍ
Ｉ　８ＦＢＴＱｔ＋とから構成されている。

負荷Ｍ１８ＰＲＴＱ、及びＱｌｌは、それぞれのゲート
とソースとの間に、バイアス回路２におけるＭＩ８ＦＥ
ＴＱ、によって形成されるバイアス電圧が供給される。

このＭ１８ＦＢＴＱ＊及びＱｎとＭＩ８ＦｉｉｉＴＱ、
とは、実質的にカレントミラー回路を構成している。

第１の反転増幅回路及び第２の反転増幅回路は、それぞ
れにおける負荷Ｍ　Ｉ　８　ｋ’　Ｅ　Ｔ　Ｑｌ　−Ｑ
、。がそれぞれ実質的に定電流負荷を構成するので、比
較的大館い電圧利得Ｖ持つ。

第１の反転増幅回路の出力動作点は、実質的に駆動ＭＩ
８ＦＥＴＱ、、と負荷Ｍ１８ＦｇＴＱ、とのコンダクタ
ンス比によって決定され、同ｌｌｋ第２の反転増幅回路
の出力動作点は、実質的に駆動ＭＩ８ＦＢＴＱ、と負荷
ＭＩ８ＦＢＴＱｕとのコンダクタンス比によりて決定さ
れる・　　　□　−９′、：・ Ｉｌｌ、第２の反転増幅！！障の出力動作点は、出力レ
ベル制御回路＊ｖ−＆、袢くとも、回路設計上からは、
差動入力段１ｋかける定電ｆｉＭ１８ＦＷ’ｒＱｓ−負
荷Ｍ１８ＦｇＴＱｓ−Ｑｌ−纂ｌ及び第２の反転増幅＆
ｉｌ賂における駆動ＭＩ８ＦＢＴＱ工ｅ　Ｑ１１＃　負
荷ＭＩ８ＦＩＴＱ、及びＱｌ、の特性音それヤれ適当に
設定するととによってｉＩましい値にさせることが可能
である。しかしながら、このような場合、上記出力動作
点は、０Ｍ０８集積回路の加工精度、ｌＩ造条件の変動
などｋよる各回路素子の特性ｄらつきや、動作温度など
の変動による各回路素子の骨性変動によって、比較的大
きく変動させられてし第５ことになる。

この夷庸１１においては、出力レベル制御回路４の出力
電流、すなわち纏ＩＫＮされる電流が零のとき第１及び
謳２の反転増幅回路の出力動作点が望着しい値よりも高
レベルになるように回路定数が決められる０例えば、負
荷Ｍｌ・８ＦｆｉｌＴＱ、及びＱｓ、のコンダクタンス
が比蒙的小さい値とされる。　　　　　　　■□　・ ：１ なお、ＩＩｌの反、箒増幅回路の入出力間及び第２、・
・：１゜ 反転増幅回路の入出力間には、必−１！に応じて図示’
１′ のよ５に直列働続さ′れた抵抗帽と容量ＣＩとからなる
位相補償１＃及び直列連続された抵抗Ｒ１と容量０．と
からなる位相補償回路が設けられている。

出力レベル制御回路４は、出力段３の出力ノードｂ、、
ｂ、にそれぞれドレインが接続され、かつゲートが正電
源線８Ｌ、に共通接続されたＮチャンネルＭＩ８ＦｇＴ
Ｑｘｓ、Ｑ□と、このｕｌｓＦｇＴＱ□ｅ　Ｑｔａの共
通接続されたソースにケートが接続されたＮチャンネル
ＭＩ８ＦｇＴＱ１ｍとから構成されている。ＭＩ８Ｐｇ
ＴＱ、、とＱ１４は、それぞれのゲートが正電源電圧に
維持されることにより１．それぞれ抵抗素子として作用
し、実質的に電圧合成回路もしくは分圧回路を構成する
。

このＭ　Ｉ　８　Ｆ　ｉ　Ｔ　ＱｔａとＱＨａは出力段
３に対して実質的に負荷とならないよ５に比較的高い抵
抗値を持つようにされ、オた互いに等しい抵抗値１持つ
ようｋされる。

ＭＯ８Ｆ］ｉｆＴＱ１ｍ及びＱ□の抵抗値が互いに等し
い値を持つようにされることｋよって、このＭＩ８ＦＥ
ＴＱ＊ｓ及びＱｔａの共通ＩＩ続されたノースＣには、
出力段３における第１及び謳２反転増機回路の動作点に
等しい電圧が出力される。すなわち、出力段３の一対の
出力ノードｂ、とす、に出力される信号が遷動慣号もし
くは平衡信号であるので、この一対の出力ノードｂ、と
す、のそれぞれの電位が相対的にどのようなＩ［Ｋされ
ても、共通ノースｅＷＣは、第１．　＄２の反転増幅回
路の出力動作点に等しい電圧が出力される。

なお、ＭＩ８ＦｇＴＱｎの一対の出力電極間に加えられ
る電圧及びＭ１８ＦｇＴＱｔａの一対の出力電極間に加
えられる電圧の極性は、一対の出力ノードｂ、とす、と
の聞に出力される平衡信号によっ【決められる。Ｍｉ８
１ｉ’ＥＴＱ、、及びＱｏのソース及びドレインは従っ
て回路の動作状１１１ＫＥじて変化されるととになる。

ＭＩ８に＃ＴＱ１．は、電圧検出子！ｉ１ｖ構成すると
と４に：出力レベル制御回路の出力段を構成する。

このＭ１８に’１ＴＱｔｉは、図示のようにそのソース
が回路の豪地（グランド）点に接続され工一り、盲たそ
のドレインが配置１ｊＶ介し１前記バイアス回路２のＭ
Ｉ８ＦｇＴＱ、のゲートおよびドレイン［ｊ続されてい
る。これによう又、量動入力段１の負荷Ｍ　Ｉ　８　Ｆ
　ｇ　Ｔ　Ｑｓ　＊　Ｑ４に対し１バイアＸ回１１２ｔ
−介しテＭ　１　Ｂ　Ｆ　ｌｉｌ　ＴＱｔｓカラｊｋｊ
ｌｌ還がかけられるととになる。

次に上記差動増幅回路の作用ｔ’ｍＱ＃Ｊする。

先ず、差動入力段ｌの一対の入力端子ＩＴ１とＩＴ、と
がは″ｉ０ボルトの基準電位のように互いに同電位に維
持され１いる場合、これに応じて差動ＭＩ８ＰｇＴＱ、
及びＱ、には互いに等しい電流が流れるととｋなる。差
動入力段ｌの一対の出力ノードａｌとａ、は互いに等し
い電位にされる。

出力段３の駆動ＭＩ８ＦＩｉｉＴＱｔ。及びＱｌｌは、
差動入力段ｌから供給される信号によっ℃、互いに等し
いコンダクタンスな持つようにされる。このとき、出力
段３の一対の出力ノードｂ、とす、は、それぞれの動作
点に等しい電位にされる。

１ニ 一対の出力ノードｂ１及びす、の電位は、電圧合成回路
を構成するＭ　Ｉ　８１ＱＩ　Ｔ　Ｑｔｍ及びＱｏを介
してＭＩ８１’１ＴＱｎのゲートに供給される。

その結果、ＭＩ８ＦＢＴＱｔｓは、そのゲート電位に対
応スるコンダクタンスを持つようｋなる。Ｍ１８ＦＲＴ
Ｑｎのドレイン電流によっ又、バイアス回路２における
ＭＩ８ＦｇＴＱ□のソース・ドレイン間電圧が増加され
、差動入力段１の負荷ＭＩ８ＦｇＴＱａ及びＱ４のコン
ダクタンスが増加される。負荷Ｍ１８ｒｇＴＱａ及びＱ
４のコンダクタンスの増加によっ工、一対の出力ノード
ａ１及びａ、の電位が上昇され、出力段３における駆動
Ｍ１８ＰＥＴＱＩ。及びＱ□のコンダクタンスが減少さ
れる。駆動ＭｌｓＦＩＩＴＱ、６及びＱ□のコンダクタ
ンスの減少によりて一対の出力ノードｂ。

及びす、の電位が低下される。出力ノードｂ−及びす、
の電位の低下によって、ＭＩ　８Ｆ１３ＴＱｔｉのゲー
ト電位が低下される。

すなわち、図示の回路においては、出力レベル制御回路
４ｖ介する負帰還回路が構成されている。

その霞め、一対の出物ノニドｂＳ及びす、の動作点は、
ｕｘｓｒｇｔ４．、のしきい値電圧と実質的に等しい値
に設定される。　　゛ 次に１差動入力１１１の一対の入力端子ＩＴｌとＩＴ、
に互いに逆相の入力信号−■１１と＋■ｉ□が加えられ
た場合の回路動作は次のようになる。

この場合、一対の入力信号に応じ℃差動入力段１の出力
ノードａｌがそれにおける動作点に対してプラスに％ま
た出力ノードａ、がそれｋおける動作点に対し′Ｃマイ
ナスになる。出力段３の駆動ＭＩ８ＦＢＴＱ、、はノー
ドａ、のプラス電位によってそのコンダクタンスが減少
される。そのため出力ノードｂ、にはその出力動作点に
対してグラスの出力が表われる。オた。駆動Ｍ　Ｉ　８
　Ｆ　Ｅ　Ｔ　Ｑ　ｕはノードａ１のマイナス電位によ
ってそのコンダクタンスが増加される。そのため、出力
ノードｂ。

にはプラスの出力が表われる。

つ會り、入力信号ｖｌｎｓとｖｉｎｎ　　の電位差は差
動入力段１及び出力段３によって増−される。一対の出
力ノードｂｌ＃ｂｌの出力信号■。ｕｓｅｖＯｕｔｌは
それぞれ出力端子ＯＴｌ、ＯＴ、＆Ｃ出力される。

このとき、出力レベル制御回路４におけるＭ１８ＦＲＴ
ＱｓｓとＱｌｌの共通ＩＩ絖ノードｅＫは、一対の出力
ノードｂ１．ｂ、に出力される出力信号■　　とＶ　　
　の中間の電位すなわち＄１１．第ｏｕｔ１　　　　ｏ
ｕｔｓ ２０反転増増幅路の動作点に一致する電位が出力される
。

この場合、前記と同様な負侍遺動作によって共通＊＊ノ
ードｅの電位は、Ｍ　Ｉ　８　ｋ’　Ｅ　Ｔ　Ｑｓ　ｆ
）１゜きい値電圧にはソ等しいようなｌ［Ｋ制御される
。

従って、出力信号レベルＫかかわらすに一対の出力ノー
ドｂ、及びす、の動作点は、Ｍｌ　８ＦＥＴＱＣｓのし
きい値電圧Ｋｉｔソ等しい値に維持される。

この実施例に従うと、バイアス回路２から差動入力段Ｉ
Ｋかけてのゲインおよび差動入力段１から出力段３Ｋか
けてのゲインを充分に高くすることが可能である。その
ため、ＭＩ８ＦＰｆＴＱ、、の小さなバイアス電Ｒによ
って、強い負帰還をかけることが可能である。

これに応じ℃、この実施例の差動増幅回路におい工は、
一対の出力ノードｂ、及びす、の動作点１ＭＩ８ＦｇＴ
Ｑ、ｓのしｔい値電圧とハソ等しい値にさせることがで
きる・ なお、この実施例の差動増幅回路にｐいては、次の点に
注意しなければならない。

すなわち、ＭＩ８ＰｇＴＱｔｓがオフ状ＩＩＶＣされ１
いるときｋおいて、一対の出力ノードｂ、及びす、の動
作点がこのＭＩ８Ｐ′ＢＴＱＢのしきい値電圧よりも低
い値ｔとるときは、このＭ　Ｉ　８　Ｆ　ＢＴＱｓがオ
ン状態にされないことｋより工前記のような負帰還動作
が行なわれな（・。そのため、一対の出力ノードｂ、及
びす、の動作点が安定化されない。

この実施例においては、前記のように％Ｍ１８ＦＥＴＱ
ｔｓがオフ状態にされたときｋＣおいて一対の出力ノー
ドｂ、及びす、の動作点が少な（ともＭＩ８ＰＩＴＱ１
ｍのしきい値電圧よりも高い＠にな７るように回路定数
が考慮声れる。す・なわち、ＭＩ８ＦＢＴＱｎがオフ状
態にされたとき、出力段・、１、）　　　　　・ ３　ノ駆動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｔｅｓ　Ｑｎ　
ｖ実質的ｋｃ非飽゛（・ 和動作領域で動作させる４　Ｆ、Ｋ、予め例えはＭ１８
ＦＩＩＴＱ＊〜Ｑ、のＷ／Ｌ比（Ｗ：ゲート幅、Ｌ：ブ
ート長さ）が適当に＊ｌ！される。更に具体的には、Ｍ
　Ｉ　８　Ｐ　Ｂ　Ｔ　Ｑｎ　ｅ　ＱｔｔのＷ／Ｌが、
Ｍ１８Ｐｉ！ｆＴＱｓ−ＱｔｓのＷ／ＬＫ比べて大きく
設定される。

上記実施例においては、前記のような負帰還ループにお
ける利得が大きいのでＭＩ８ＦＩ！：ＴＱ、。

の寸法を小さくすることが可能である。これｋよっ１、
配線ｊＶ流れるバイアス電Ｒｖ、バイアス回路２のＭＩ
８ＦｇＴＱｓ〜Ｑｓｔｃ流れる電ｆｉｋ比べてかなり少
なくすることができる。その結果、ＭＩ　８ＦｇＴＱ＞
ａｔ−介する負帰還の際のバイアス電ＲＫより工バイア
ス回路２への影響を少なくすることが可能となる。

以上讐明しｔ実施例においては出力段の出力ノードｂ１
＃ｂｌの１動作点を検出し、ＭＩ　８ＦＦＩＴＱｌｌの
ようなＭＩ　８ＦｉｉＴを介して前段の適当な部位５負
燭遺をか、！′７るという簡単な回路構成によって、差
動増＠回蕗の出力動作点を安定させると：’、’、’、
ｌ、’、、’ｆｉ’　ｉ・・とができるという動゛釆を
有する。

□１□″１１ 壇た、これｋよって、回路のダイナミックレンジも充分
Ｋｌｌ保されるようｋなる。

なお、上記実施例では、回路の出力動作点は接地電位レ
ベルに対しＭＩ８ＦＩＴＱｚｓのしきい値電圧にはソ等
しい値だけ高いレベルに安定されるととになる。しかし
、ＭＩ８ＦＢＴＱｎのようなＭＩ　８ＦＥｆＴのしきい
値電圧は例えば０．７■もしくはそれ以下の適当な値に
することができる。第１１５８１に示されたような後段
の回路は、このような動作点の平衡信号に対し不充分に
不感にされ祷る。

そのため回路動作上特に支障はない。

しかし、回路の出力動作点な回路の接地レベル（Ｏｖ）
に安定させたシ１ような場合艷は、出力レベル制御回路
を例えば第３図に示すような回路４ｍと４ｂとからなる
回路構成にするとキができる。

第３図の実施例では、抵抗Ｒ１とｈ４からなる電圧合成
回路の出力がゲートに供給されるＭ１８Ｆ　Ｉｆ　Ｔ　
Ｑ、、はそのソースが回路の接地点に接続される代りｋ
、このＭＩ８ＦｇＴＱｓ　と叩−特性にされりＭ　Ｉ　
８　Ｆ　ｇ　Ｔ　Ｑｌ、　ＩＦ）　７−ｘ−ＷＣ＠続さ
！Ｌ″Ｃイる。これらのＭＩ８ＦｌａＴＱ、−及びＱ、
・の共通ソースには、バイアス回路４１Ｃよっ工グート
にバイアス電圧が印加される定電ｆｌ１Ｍ　Ｉ　８　Ｆ
　ＩＡ　Ｔ　Ｑｚｑが接続され工いる。この場合、Ｍ　
Ｉ　８　Ｆ　Ｂ　Ｔ　ＱｔｓとＱ、・は、そのしきい値
電圧が互いに等しいととｋよって、それらの共通ソース
が常に回路の接地電位よりもそれらのしきい値電圧だけ
低いレベルに繊持される。従って、ＭＩ８ＦｇＴＱｒｓ
はそのゲート電位が曹地電位以上になれば動作されると
とになる。

その結果、Ｍ　Ｉ　８　Ｆ　１ｌｉＴ　Ｑ　ｎを介する
負帰還動作によっヱ第２図に示されたような出力段３の
動作点ははｙＩｌ地電位に安定されるよ５になる。

こｔＬＫより第３図の、ような出力レベル制御回路１使
用した場合、運動増幅回路のダイナミックレンジはＩ！
に広くなる。

第４図は、他の実施例の運動増幅回路の回路図である。

同図において、バイアス回路２及び差動入力段ｌは、纂
２図のそれと同様な構成にされる。

この実施例においては、出力レベル制御回路４は、図示
のように抵抗り、及び凡、からなる電圧合成回路、この
電圧合成回路の出力がソースに供給されるＰチャンネル
ＭＩ８ＰＥＴＱａ及びＰチャンネルＭＩ８ＰＢＴＱ＊、
のドレインにゲート及赫ドレインが接続されソースが負
電欅配線８Ｌ。

ｋ結合されたＮチャンネルＭＩ８ＦｇＴＱｔｔとから構
成される。

出力段３における負荷Ｍ１８ＦＰＩＴＱ、及びＱｎは、
バイアス回路２から出力されるノ（イアスミ圧ｖｉｓで
な（、出力レベル制御回路４のＭＩＤＦＢＴＱ□から出
力される電圧ｖ、’、　ｘよって〕（イアスされる。

一対の出力ノードｂ、及びす、の動作点がＰチャンネル
ＭＩ８ＰＢＴＱｔｓのしきい値電圧よりも高い場合、こ
のＭＩ８ＦＢφ゛Ｑ８．は、そのソース電位がそのゲー
ト−位すなわち接地電位に対しＩＱｕえｊｔ工＊い１２
．イ六□ヵ、工８□うよ５になる。ＭＩ　８ＦＢ！Ｑ□
のドレインとソース聞に出力され本増加されたバイアス
電圧によって、負荷ＭＩａＩＰＩＴＱｅ及びＱｔｔのコ
ンダクタンスが増加される。その結果、出力ノードｂ、
及びす。

の動作点が低トされる。

すなわち、第４図の実施例においては、一対の出力ノー
ドｂ、及びす、の動作点は、ＰチャンネルＭ１８ＦｇＴ
Ｑ、、のしきい値電圧には譬等しいような正の１Ｍ１ｆ
ｃ維持される。

第５５！Ｊは、更に他の実施例の差動増幅回路を示して
いる、この実施例では、第４図のＭＩ８）Ｅ’Ｉ”　Ｑ
　＊ｔ　Ｋ対応するＭＩ８）”ＥＴＱ□のソースＫＰ５
−　＋　ｙ　４　ルＭ　Ｉ　Ｓ　ｋ’　Ｅｒ　Ｔ　Ｑ　
ｔ＊　ｖ介Ｌｔ抵抗ｋＬｊ及びに６からなる電圧合成回
路の出力電圧が供給される、この実施例では、前記第３
図の実施例と同様に、出力段３の一対の出力ノードｂ１
及びす。

の動作点ｔはソ回路の接地Ｗ位に等しくさせることが可
能である。−抗に、及びｋＬ４は、Ｍ　ｌ　８　ＦＥ　
Ｔ　Ｑ’ｖｓのゲート入力抵抗が看るしく大きいことイ
より−Ｃ５充ゎ５）きい、抗値、すうユ、６、□である
。

＄１！６図は、バイアス電圧発生回路の回路図である、
このＩ絡は、集積回路Ｖ１ｍｌ源ゼ動作させることがで
きるようにするために差動増幅回路とともに１つの半導
体基板よに形成される、前記第２図のＭｒＳＦＩｉｌＴ
Ｑｔｓめソース、第３図のＭ　ｌ’　Ｓｐｇ’ｒＱｔ。

のゲート、第４図の−ｌ８ＦＥＴＱ、。

のゲート及び第５図のＭＩ８ＦＥＴＱｔ＋のケートは、
＠６図の出力配線ｖｌに結合される。

１に６図のパイアース電圧発生回路の出力配＠Ｖ。

は、必１１に応じて集積回路の外部端子ＲＴ＆Ｃ結甘さ
れせ。集積回路ｖ１電源で動作させるべきとき、外部端
子ＢＴは例えば交ＲＷ！地用コンテンサＣ１を介して回
路の接地点ＫＭ合される。集積回路の電連記Ｉｓ　ｓ　
Ｌ　ｔは回路の接地電位にされ、電源配線ＳＬ、は、正
電源電位にされる。バイアス電圧発生回路の出力電圧は
、外部端子）ＬＴＫ適当な抵抗ｖＩｌ絖することｋよっ
″Ｃ＊＊可能である。集積回路ｖ２電源で動作させるべ
きとき、外部端子ＫＴは、それ１回路の誉地点ｋ［［接
続することができる。

第７図は、アナログディシール変換回路ＡＤＯを含む実
施例の０ＭＯ８集積回路のブロフク図である、図におい
１．０Ｍ０Ｂ集積回路として構成される回路は２点鎖線
２０によって囲まれて〜・る。

ＣＭＯ８集積ｔｇｌ路は、アナログ信号入力用外部端子
ＰＨｇ　　Ｐｇ　ｍ電源用外部端子Ｐ、なｔ叱Ｐｉ及び
ディジタル信播出力用外部端子Ｐ、な℃・しＰ。

を含む一０ｗ樺用外部端子Ｐ、は正電源娼に結合され、
電源用外部１子Ｐ、は負電源Ｅ、に結合さ差動増幅回路
ＡＭＰ、及びＡＭＰ、は、ｌＩｉに制限されないが′Ｊ
例えばＭＩ３図に示されたような出力レベル制御回ｗＩ
ｖ含む回路構成”とされる。差動増幅回路ＡＭＰ、及び
ＡＭｐ、の）（イアス回路４ｂは、第７図に示されたよ
うに共通とされる。

アナログディジタル変１１１ｇ１ＭＡＩ）Ｏは、その動
作がタイミング信号発生回路１ｒＧから出力されるタイ
”ミング信号によって制御される。

褥に制限されないが、信号入力州外部端子Ｐ。

は、回路の接地点に結合されている。図示しな（１アナ
ログＭ号発生回路から出力される不平衡アナログ信号は
、一対の＠Ｌ’Ｎ：　、ＬＮ；　、外部端子Ｐ、、Ｐ、
及び集積回路の内部配＠ＬＮ、及びＩ、Ｎ、Ｖ介して初
段の差動増幅回路ＡＭＰ、に供給さね、との差動増幅回
路ＡＭＰ、によって平衡信号に変換される。差動増幅回
路ＡＭＰ、から出力される平衡信号は、平衡配＠Ｌ、Ｎ
、及びＬＮ４を介し１次段の差動増幅回路ＡＭＰ、に供
給される。差動増幅回路ＡＭＰ、によって増幅された平
衡信号は、平衡配線ＬＮ、及びＬＮ、Ｖ介してアナログ
ディジタル変換回路ＡＤＯｋ供給される。

アナログディジタル変換回路Ａｌ）ＯＫよって形成され
たディジタル信号は、外部端子Ｐ・ないしＰ。

に出力される。

タイミング備考発生回路及びアナログディジタ□ ル変換回路のようなディジタル回路が形成されている集
積回路においては、ディジタル備考配線か：１・ ら差動増幅回路のようなアナ、ｐグ回路の各回路ノン１
舊 一ドや備考配線に雑音とみ　　れる比較的大きい電位変
動が与えられるだけでなく、このディジタル回路の動作
によっ℃引き起される電源配線の大きい電位変動や半導
体基板電位の変＃によってアナログ回路の各回路ノード
及び信号配ＩＩＫ雑音とみなされる比較的大きい電位変
動が与えられる。

ｊＩＩＩ７図の実施例の場合、差動増幅回路ＡＭＰ、。

ＡＭＰ、は、その構成が１１１２図に示されたように対
称回路とされることによっ℃、その内部の対の出力ノー
ドに与えられる同相の電位変動に対して実質的に不感で
あり、また、それぞれの対の入力端子に与えられる同相
の電位変動に対しても実質的に不感である。従って、＠
ＬＮ、、ＬＮ、には、＠ＬＮ、’及びｘ、Ｎ；１．−介
して供給される不平衡信号に対して正確に対広された平
衡信号が出力される。

【図面の簡単な説明】

第１図は差動増幅回路の回路図、第２図は本発明の実施
例に係る一一増幅回路の回路図、第３図。 第４ａ４．第５図及ｉ−６図はそれぞれの発明の他の実
施例の回路図、：・ニー、７図は集積回路のブロック図
である。 ｌ・・・差動入力段、２・・・バイアス回路、３・・・
出力段、４・・・出力レベル制御回路。 第　　３　　図 第　　４　図 第　　５　図 第　　６　図 Ｊ４／

Claims (1)

1. 【特許請求の範囲】 １、人力段と、一対の出力端子を持ち上記入力段から供
   給される信号に応じて互いに逆相にされた一対の出力信
   号を上記一対の出力端子に出力する出力段と、上記一対
   の出力信号のｍ１の出力信号と他方の出力信号との中間
   のレベルの信号な形成する電圧合成回路と、上記電圧合
   成回路の出力信号と所定の基準電圧とを受けるととｋよ
   ってよ記入力段及び、出力段の少なくともｍ１に供給す
   べき信号を出力する出力レベル制御回路とを備え、１記
   出力レベル制御回路の出力によって上記中間のレベルの
   信号を所定のレベルに維持させるようにしてなるととｖ
   ４Ｉ黴とする差動増幅回路。 ２、上記電圧合成回路は、上記一対の出力・端子間に直
   列醤続された一対の抵抗素子から構成されてなることＶ
   ％黴とする特許請求の範囲第１１Ａｋ記載の差動増幅回
   路。 ３、上記一対の抵抗素子はＭＩ８ＦＩｉｌｉＴから構成
   されてなることＶ特徴とする特許請求の範囲第２項に記
   載の差動増幅回路。 ４、上記入力段は、第１導電型の一対の差動ＭＩｓｐｇ
   ’ｒと、上記一対の！Ｉｌｌ舛１８ＦＥＴのドレインに
   結合された纂２導電型の一対の負荷Ｍ１８Ｆ　Ｅ　Ｔと
   ｔ備え工成り、上記一対の負荷Ｍ１８ＦＥＴは、それぞ
   れのゲートに加えられるバイアス電圧が上記出力レベル
   制御回路の出力信号によって変化されるようにされてな
   ることＶ％黴とする特許請求の範囲第２項又は第３項に
   記載の差動増幅回路。 ５、上記出力段は、纂ｌＪ第２の駆動ＭＩ　５ＦＢＴ、
   上記第１．第２の駆動ＭＩ、、８Ｆ、ｇ、Ｔのドレイン
   に結合された一対の負荷ＭＩＳＩ”ＥＴ！を備え、上記
   一対の負荷ＭＩ８ＦＥＴは、それぞれのゲートに加えら
   れるバイアス電圧が上記出力レベル制御回路の出力信号
   によって変化されるようにされてなるととＶ特黴とする
   特許請求の範囲第２項又は第３項に記載の差動増幅回路
   。 ６　４１１ＦＦ請求の範囲工ないし５のうちの１つにお
   いて、上記入力段、出力段、電圧合成回路及び出力レベ
   ル制御回路は、相補ＭＩｓＦｇＴｋよっ１構放されかつ
   １つの半導体基板上に形成されてなることｖｌ＃黴とす
   る差動増幅回路。