JPS58164011A - デ−タ弁別位相自動調整装置 - Google Patents
デ−タ弁別位相自動調整装置Info
- Publication number
- JPS58164011A JPS58164011A JP4472382A JP4472382A JPS58164011A JP S58164011 A JPS58164011 A JP S58164011A JP 4472382 A JP4472382 A JP 4472382A JP 4472382 A JP4472382 A JP 4472382A JP S58164011 A JPS58164011 A JP S58164011A
- Authority
- JP
- Japan
- Prior art keywords
- data
- phase
- clock
- error
- discriminator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディジタル磁気記録再生装置のデータ弁別器
におけ、る弁別位相の自動調整装置に関する。
におけ、る弁別位相の自動調整装置に関する。
ディジタル信号のデータ弁別を正確に行なわせるだめに
は、データ弁別のためのクロック位相が正しく保たれて
いなければならない。
は、データ弁別のためのクロック位相が正しく保たれて
いなければならない。
そのため、入力データの時間軸方向の変化に合わせて自
動的にクロックの位相を制御するようにしたデータ弁別
位相自動調整装置が従来から使用されていた。
動的にクロックの位相を制御するようにしたデータ弁別
位相自動調整装置が従来から使用されていた。
この従来の装置は、データ弁別位相に同期してアイパタ
ーンの収斂部をサンプリングし、そのサンプリング値の
変化が収斂する方向にサンプリング位相、つまりクロッ
クによるデータ弁別位相をフィードバック制御するもの
であり、従って、その動作には必然的に一定の遅れを伴
うものとなっているが、通常のデータ伝送システムにお
いては、入力データに与えられてしまう時間軸方向の変
動周期が比較的大きなものに限られている場合が多いた
め、このような従来の装置によってもほとんど問題を生
じることなく充外な性能を期待することができた。
ーンの収斂部をサンプリングし、そのサンプリング値の
変化が収斂する方向にサンプリング位相、つまりクロッ
クによるデータ弁別位相をフィードバック制御するもの
であり、従って、その動作には必然的に一定の遅れを伴
うものとなっているが、通常のデータ伝送システムにお
いては、入力データに与えられてしまう時間軸方向の変
動周期が比較的大きなものに限られている場合が多いた
め、このような従来の装置によってもほとんど問題を生
じることなく充外な性能を期待することができた。
しかしながら、ディジタル磁気記録再生装置においては
、磁気テープと磁気ヘッド間に存在する空気層のため再
生信号の振幅レベルは常に変動しており、しかも、機構
部分における機械的精度に限界があるため再生信号には
比較的早い周期での時間軸方向の変動が与えられている
。
、磁気テープと磁気ヘッド間に存在する空気層のため再
生信号の振幅レベルは常に変動しており、しかも、機構
部分における機械的精度に限界があるため再生信号には
比較的早い周期での時間軸方向の変動が与えられている
。
しかして、上記した従来の装置では、比較する対象が異
なった時間でサンプルされたものとなるため、ディジタ
ル磁気記録再生装置のデータ弁別に用いた場合には、上
記した再生信号に与えられてしまう変動の影響により動
作が不安定になるので、そのフィードバック制御系にお
けるループ時定数をかなり大きく設定しなければならず
、このため、応答時間が永くなって充分なデータ弁別特
性が得られないという欠点があった。
なった時間でサンプルされたものとなるため、ディジタ
ル磁気記録再生装置のデータ弁別に用いた場合には、上
記した再生信号に与えられてしまう変動の影響により動
作が不安定になるので、そのフィードバック制御系にお
けるループ時定数をかなり大きく設定しなければならず
、このため、応答時間が永くなって充分なデータ弁別特
性が得られないという欠点があった。
本発明の目的は、上記した従来技術の欠点を除き、入力
信号に短かい周期での時間軸変動があっても早い応答速
度で充分安定に動作するデータ弁別位相自動調整装置を
提供するにある。
信号に短かい周期での時間軸変動があっても早い応答速
度で充分安定に動作するデータ弁別位相自動調整装置を
提供するにある。
この目的を達成するため、本発明は、互に所定量だけ位
相を異にする複数のクロック位相のそれぞれによって入
力信号のデータ弁別を並列して行ない、これら並列に行
なったそれぞれのデータ弁別結果におけるエラーレート
を相互に比較し、これらエラーレート間の関係に極小状
態が得られる方向にクロック位相の制御を行なうように
した点を特徴とする。
相を異にする複数のクロック位相のそれぞれによって入
力信号のデータ弁別を並列して行ない、これら並列に行
なったそれぞれのデータ弁別結果におけるエラーレート
を相互に比較し、これらエラーレート間の関係に極小状
態が得られる方向にクロック位相の制御を行なうように
した点を特徴とする。
以下、本発明によるデータ弁別位相自動調整装置の実施
例を図面について説明する。
例を図面について説明する。
第１図は本発明の一実施例で、１，２．３はデータ弁別
器、４，５．６はエラー検出器、７，８゜９はエラーカ
ウンタ、１０はマグニチュード書コンパレータ、１１は
アップダウンカウンタ、１２はタップ付遅延線、１３は
セレクタ、１４．１５は遅延素子である。
器、４，５．６はエラー検出器、７，８゜９はエラーカ
ウンタ、１０はマグニチュード書コンパレータ、１１は
アップダウンカウンタ、１２はタップ付遅延線、１３は
セレクタ、１４．１５は遅延素子である。
Ａ、Ｂ、Ｃの各データ弁別器１，２．３はそれぞれΔｔ
の位相差をもった３種類のクロックｃ１．。
の位相差をもった３種類のクロックｃ１．。
ｃｌ、 、ｃｌ、が供給され、ディジタル磁気記録再生
装置によって磁気テープから再生された被弁別入力１↓ 信号Ｄｉの弁別動作を行ない、それぞれ弁別したデータ
Ｄ、、 、 Ｄ、、 、 Ｄ、、を出力する。
装置によって磁気テープから再生された被弁別入力１↓ 信号Ｄｉの弁別動作を行ない、それぞれ弁別したデータ
Ｄ、、 、 Ｄ、、 、 Ｄ、、を出力する。
エラー検出器４，５．６はそれぞれデータＤ。、。
Ｄ（１ｍ ＨＤＯａを入力してＣＲＣ’チェック法など
によるエラーの検出を行ない、それぞれのデータＤ、、
。
によるエラーの検出を行ない、それぞれのデータＤ、、
。
Ｄ、、 、 ｉ）ｏ、のエラーの数に対応した幅のエ
ラーフ −ラグＦ、 、 Ｆ、 、 Ｆ、を発生する。
ラーフ −ラグＦ、 、 Ｆ、 、 Ｆ、を発生する。
エラーカウンタ７．８．９はそれぞれエラーフラグＦ、
−Ｆ、のカウントを行ない、カウントデータをバイナ
リ−信号Ｂ、、Ｂ、、Ｂ、として出力する。
−Ｆ、のカウントを行ない、カウントデータをバイナ
リ−信号Ｂ、、Ｂ、、Ｂ、として出力する。
マグニチュード・コンパレータ（以下、単にコンパレー
タという）１０は入力されたバイナリ−信号Ｂ、に対す
るバイナリ−信号Ｂ、とＢ、の比較を行ない、Ｂ、（Ｂ
、（Ｂ、となったときにはダウンカウントパルスＤを発
生し、Ｂ、）Ｂ、）Ｂ。
タという）１０は入力されたバイナリ−信号Ｂ、に対す
るバイナリ−信号Ｂ、とＢ、の比較を行ない、Ｂ、（Ｂ
、（Ｂ、となったときにはダウンカウントパルスＤを発
生し、Ｂ、）Ｂ、）Ｂ。
となったときにはアップカウントパルスＵを発生する働
きをする。
きをする。
アップダウンカウンタ１１はロード信号ｌによってセッ
トされたデータを初期値としてカウント動作を行ない、
パルスＤによるダウンカウントとパルスＵによるアップ
カウントの結果として得られるカウントデータをセレク
タ制御信号Ｓとして発生する。
トされたデータを初期値としてカウント動作を行ない、
パルスＤによるダウンカウントとパルスＵによるアップ
カウントの結果として得られるカウントデータをセレク
タ制御信号Ｓとして発生する。
タップ付遅延線１２は入力に対してΔｔづつの遅延量が
順次与えられるようになっているｍ個の遅延出力を有し
、入力された基準クロック ｃｌに対してΔｔ、２Δｔ
、３Δｔ ・・・ ｍΔｔの位相差をもったｍ種数のク
ロックを発生する。
順次与えられるようになっているｍ個の遅延出力を有し
、入力された基準クロック ｃｌに対してΔｔ、２Δｔ
、３Δｔ ・・・ ｍΔｔの位相差をもったｍ種数のク
ロックを発生する。
セレクタ１３はセレクタ制御信号Ｓに応じてｍ個の入力
のうちの１個を選択して出力する働きをし、これにより
タップ付遅延線１２の出力に現われているｍ種類のクロ
ックのうちの一つがセレクタ制御信号Ｓの値に応じて選
択され、クロックＣ４，として出力されるようになって
いる。
のうちの１個を選択して出力する働きをし、これにより
タップ付遅延線１２の出力に現われているｍ種類のクロ
ックのうちの一つがセレクタ制御信号Ｓの値に応じて選
択され、クロックＣ４，として出力されるようになって
いる。
遅延素子１４ 、１５はクロックｃｌ、に対してそれぞ
れΔｔと２Δｔの位相差をもったクロックｃ１．とｃｌ
、を発生させる働きをする。
れΔｔと２Δｔの位相差をもったクロックｃ１．とｃｌ
、を発生させる働きをする。
次に動作について説明する。
データ弁別動作が開始されると、まず、ロード信号！に
よって力′ウンタＩＩＫ初期値データがロードされる。
よって力′ウンタＩＩＫ初期値データがロードされる。
このときの初期値はそれがセレクタ制御信号Ｓとしてセ
レクタ１３に供給されたとき、そのｍ個の入力のうちの
最初からほぼ（ｍ ／ ２−１ ）番目の入力が選択さ
れ出力されるようなデータに設定されている。従って、
このセレクタ１３の出力には、動作開始直後には基準ク
ロックＣノに対してほぼΔｔ （ｍ ／ ２−１ ）だ
け位相が遅れたクロックをクロックｃｌ、として発生し
ており、その後、カウンタ１１がパルスＤ又はＵＪｔ″
よりカウント動作してその出力データの数値が１変化す
るととに位相がΔｔづつ変化するクロックｃ１．を発生
することになる。つまり、カウンタ１１がアップカウン
トすれば、その都度、クロック０７．の位相はΔｔだけ
進み、ダウンカウントしたときには反対にΔｔだけ遅れ
ることになる。
レクタ１３に供給されたとき、そのｍ個の入力のうちの
最初からほぼ（ｍ ／ ２−１ ）番目の入力が選択さ
れ出力されるようなデータに設定されている。従って、
このセレクタ１３の出力には、動作開始直後には基準ク
ロックＣノに対してほぼΔｔ （ｍ ／ ２−１ ）だ
け位相が遅れたクロックをクロックｃｌ、として発生し
ており、その後、カウンタ１１がパルスＤ又はＵＪｔ″
よりカウント動作してその出力データの数値が１変化す
るととに位相がΔｔづつ変化するクロックｃ１．を発生
することになる。つまり、カウンタ１１がアップカウン
トすれば、その都度、クロック０７．の位相はΔｔだけ
進み、ダウンカウントしたときには反対にΔｔだけ遅れ
ることになる。
そこで、Ａ、Ｂ、Ｃの各弁別器１〜３はこれらのクロッ
クｔｙｌ、 、 ｃｌｍ 、 ｃｌｍ Ｋより入力信号
Ｄｉの弁別動作を開始し、それぞれ独立にデータＤ、、
。
クｔｙｌ、 、 ｃｌｍ 、 ｃｌｍ Ｋより入力信号
Ｄｉの弁別動作を開始し、それぞれ独立にデータＤ、、
。
Ｄｏｔ ＠ Ｄｏｓを出力する。この結果、各エラー
検出器４〜６は所定の判定サイクルごとに各データＤｌ
ｌｌｌＤ、、 、 Ｄ、、のエラー検出を行ない、そ
れらのエラーの数に応じたエラーフラグＦ、、 Ｆ、
、 Ｆ、をそれぞれのエラーカウンタ７〜９に供給する
のでコンパレータ１０にはそれぞれのバイナリ−信号Ｂ
、。
検出器４〜６は所定の判定サイクルごとに各データＤｌ
ｌｌｌＤ、、 、 Ｄ、、のエラー検出を行ない、そ
れらのエラーの数に応じたエラーフラグＦ、、 Ｆ、
、 Ｆ、をそれぞれのエラーカウンタ７〜９に供給する
のでコンパレータ１０にはそれぞれのバイナリ−信号Ｂ
、。
Ｂ、、Ｂ、が入力され、それら間での大小判別が行なわ
れる。
れる。
いま、それぞれの弁別器１〜３のデータ弁別位相に対す
るエラー数を表わす特性が第２図の特性曲線Ｚのように
なっていたとする。
るエラー数を表わす特性が第２図の特性曲線Ｚのように
なっていたとする。
そうすると、成る判定サイクルｔにおいては、Ａ弁別器
１のエラー数はイであり、Ｂ弁別器２のエラー数はロ、
Ｃ弁別器３のエラー数はハとなっている。そこで、この
ときには、Ｂ、 ）Ｂ、 ） Ｂ。
１のエラー数はイであり、Ｂ弁別器２のエラー数はロ、
Ｃ弁別器３のエラー数はハとなっている。そこで、この
ときには、Ｂ、 ）Ｂ、 ） Ｂ。
トナルのでコンパレータ１０がアップカウントパルスＵ
を出力する。
を出力する。
この結果、セレクタ１３の出力であるクロックＣＩ。
の位相はそれまでよりΔｔだけ遅れた位相に切換えられ
るので、次の判定サイクルｔ＋ｉにおいてはＡ弁別器１
のエラー数は口に、Ｂ弁別器２のエラー数は八に、そし
てＣ弁別器３のエラー数は二にそれぞれ変る。
Ｖしかしながら、このと
きでもＢ、）Ｂ、）Ｂ。
るので、次の判定サイクルｔ＋ｉにおいてはＡ弁別器１
のエラー数は口に、Ｂ弁別器２のエラー数は八に、そし
てＣ弁別器３のエラー数は二にそれぞれ変る。
Ｖしかしながら、このと
きでもＢ、）Ｂ、）Ｂ。
の状態は変らないので、コンパレータ１０からは再びア
ップカウントパルスＵが出力され、クロックＣＪｌの位
相はさらにΔｔだけ遅れたものに切換えられる。
ップカウントパルスＵが出力され、クロックＣＪｌの位
相はさらにΔｔだけ遅れたものに切換えられる。
これで、次の判定サイクルｔ＋２での結果はＡ弁別器１
のエラー数がハ、Ｂ弁別器２のエラー数は二、Ｃ弁別器
３のエラー数はホになるが、このときも Ｂ、’）Ｂ、
）Ｂ、の状態は変らないから、クロックｃｌ、の位相は
さらにΔを遅れ、続く判定サイクルｔ＋３でのエラー数
はそれぞれ二、ホ。
のエラー数がハ、Ｂ弁別器２のエラー数は二、Ｃ弁別器
３のエラー数はホになるが、このときも Ｂ、’）Ｂ、
）Ｂ、の状態は変らないから、クロックｃｌ、の位相は
さらにΔを遅れ、続く判定サイクルｔ＋３でのエラー数
はそれぞれ二、ホ。
へどなるが、このときでも同じなので、さらにクロック
ｃｌ、の位相はΔを遅れたものになり、判定サイクルｔ
＋４に入る。
ｃｌ、の位相はΔを遅れたものになり、判定サイクルｔ
＋４に入る。
この判定サイクルｔ＋４においては、各弁別器１〜３の
エラー数がそれぞれホ、へ、トとなり、ここで始めてＣ
弁別器３のエラー数トの方がＢ弁別器２のエラー数へよ
り大きくなり、Ｂ、）Ｂ。
エラー数がそれぞれホ、へ、トとなり、ここで始めてＣ
弁別器３のエラー数トの方がＢ弁別器２のエラー数へよ
り大きくなり、Ｂ、）Ｂ。
ではあるがＢ、（Ｂ、となるのでコンパレータ１０から
は何もパルスは出力されない。
は何もパルスは出力されない。
そこで、この判定サイクルｔ＋４での状態を調べてみる
と、第２図から明らかなように、この状態はＢ弁別器３
のエラー数がへで示されるように最少になっていること
が判る。
と、第２図から明らかなように、この状態はＢ弁別器３
のエラー数がへで示されるように最少になっていること
が判る。
そして、第１図から明らかなように、このＢ弁別器２の
出力データＤｏ、が弁別データＤｏ、Ｌｉとして取り出
されるので、この弁別データＤｏｕｉとしては最適なデ
ータ弁別位相による最もエラーの少ないデータが得られ
ることになる。
出力データＤｏ、が弁別データＤｏ、Ｌｉとして取り出
されるので、この弁別データＤｏｕｉとしては最適なデ
ータ弁別位相による最もエラーの少ないデータが得られ
ることになる。
その後、入力信号Ｄｉの状態に変化がなく、そのためｔ
＋４の判定サイクルと同じ状態が続いている間は、コン
パレータ１０からのパルスの発生が行なわれないため、
カウンタ１１の出力データも変化せず、クロックｃｌ、
、 ｃｌｍ、 ｃｌ、の位相も固定されたままでデー
タ弁別動作を継続しているが、判定サイクルｔ 十ｎに
おいて入力信号Ｄｉの伝送状態などが変化し、その位相
が例えばΔｔだけ進んだとする。
＋４の判定サイクルと同じ状態が続いている間は、コン
パレータ１０からのパルスの発生が行なわれないため、
カウンタ１１の出力データも変化せず、クロックｃｌ、
、 ｃｌｍ、 ｃｌ、の位相も固定されたままでデー
タ弁別動作を継続しているが、判定サイクルｔ 十ｎに
おいて入力信号Ｄｉの伝送状態などが変化し、その位相
が例えばΔｔだけ進んだとする。
そ５すると、この判定サイクル重＋ルでのＡ弁別器１の
エラー数はへとなり、Ｂ弁別器２のそれはト、そしてＣ
弁別器３ではチとなる。
エラー数はへとなり、Ｂ弁別器２のそれはト、そしてＣ
弁別器３ではチとなる。
従って、このときには、Ｂ、（Ｂ、（Ｂ、となるので、
コンパレータ１０はダウンカウントパルスＤを出力し、
カウンタ１１の出力データを１だけカウントダウンさ−
Ｊ’る。
コンパレータ１０はダウンカウントパルスＤを出力し、
カウンタ１１の出力データを１だけカウントダウンさ−
Ｊ’る。
この結果、セレクタ１３による切換動作により、クロッ
クｃｌ、の位相はそれまでよりΔｔだけ進ん。
クｃｌ、の位相はそれまでよりΔｔだけ進ん。
だものとなり、次の判定サイクルｔ ＋ ｎ ＋ １に
おいては再びクロックｃｌ、によるＢ弁別器２のデータ
弁別動作が最適になるような状態に戻る。
おいては再びクロックｃｌ、によるＢ弁別器２のデータ
弁別動作が最適になるような状態に戻る。
従って、この実施例によれば、入力信号Ｄｉの状態が変
化しても、データＤｏＴＬｔのエラーが常に最少になる
ようにクロックの位相を自動的に制御することができ、
しかも、このとき、データ弁別器としてＡ、Ｂ、Ｃの３
つの弁別器を用いてそれぞれ異なった位相のクロックＣ
ｊ、 、 ｃｐｓ、 ｃｌ、で並列にデータ弁別を行な
ってデータ弁別位相のずれの方向を直ちに検出している
から、制御の遅れ時間を最少限に抑えることができ、デ
ィジタル磁気記録再生装置のデータ弁別装置に適用して
充分安定に動作し、エラーの少ないデータ弁別を行なわ
せることができる。
化しても、データＤｏＴＬｔのエラーが常に最少になる
ようにクロックの位相を自動的に制御することができ、
しかも、このとき、データ弁別器としてＡ、Ｂ、Ｃの３
つの弁別器を用いてそれぞれ異なった位相のクロックＣ
ｊ、 、 ｃｐｓ、 ｃｌ、で並列にデータ弁別を行な
ってデータ弁別位相のずれの方向を直ちに検出している
から、制御の遅れ時間を最少限に抑えることができ、デ
ィジタル磁気記録再生装置のデータ弁別装置に適用して
充分安定に動作し、エラーの少ないデータ弁別を行なわ
せることができる。
なお、以上の実施例では、３個のデータ弁別器を用い、
これに応じてエラー検出器やエラーカウンタもそれぞれ
３個づつ必要になっているが、本発明においては第２図
から明らかなように、複数の異なったデータ弁別位相で
並列にデータ弁別を行ない、それぞれによるエラーの関
係に極小状態が現われる方向にクロックの位相を制御す
るものであるから、最小限２個のデータ弁別器でも動作
可能であるが、このときにはクロックの位相シフト量Δ
ｔの設定状態と特性Ｚとの関係によっては動作にハンチ
ングを生じる虞れがあり、他方、データ弁別器の数をあ
まり多くしてもコストアップと性能向上の面であまり有
利にならない場合が多いので、これらを考慮して適当な
個数に定めればよい。
これに応じてエラー検出器やエラーカウンタもそれぞれ
３個づつ必要になっているが、本発明においては第２図
から明らかなように、複数の異なったデータ弁別位相で
並列にデータ弁別を行ない、それぞれによるエラーの関
係に極小状態が現われる方向にクロックの位相を制御す
るものであるから、最小限２個のデータ弁別器でも動作
可能であるが、このときにはクロックの位相シフト量Δ
ｔの設定状態と特性Ｚとの関係によっては動作にハンチ
ングを生じる虞れがあり、他方、データ弁別器の数をあ
まり多くしてもコストアップと性能向上の面であまり有
利にならない場合が多いので、これらを考慮して適当な
個数に定めればよい。
以上説明したように、本発明によれば、入力信号の時間
軸変動の方向がそれぞれの判定サイクルごとに独立して
得られ、これに応じてデータ位相 １１のフィード
バック制御を行なうことができるから、制御の応答に遅
れが少くなり、最小の収斂時間で制御を行なうことがで
き、ディジタル磁気記録再生装置のデータ再生装置に適
用して充分安定に、しかも確実にデータ弁別を行なわせ
ることが可能なデータ弁別位相自動調整装置を供給する
ことができる。
軸変動の方向がそれぞれの判定サイクルごとに独立して
得られ、これに応じてデータ位相 １１のフィード
バック制御を行なうことができるから、制御の応答に遅
れが少くなり、最小の収斂時間で制御を行なうことがで
き、ディジタル磁気記録再生装置のデータ再生装置に適
用して充分安定に、しかも確実にデータ弁別を行なわせ
ることが可能なデータ弁別位相自動調整装置を供給する
ことができる。
第１図は本発明によるデータ弁別位相自動調整装置の一
実施例を示すブロック図、第２図はその動作を示す説明
図である。 １〜３・・・・・・データ弁別器、４〜６・・・・・・
エラー検出器、７〜９・・・・・・エラーカウンタ、１
０・・・・・・マグニチュード・コンパレータ、１１・
旧・・アップダウンカウンタ、１２・・・・・・タップ
付遅延線、１３・・・・・・セレクタ。 １４、１５・・・・・・遅延素子。 才 １ 図
実施例を示すブロック図、第２図はその動作を示す説明
図である。 １〜３・・・・・・データ弁別器、４〜６・・・・・・
エラー検出器、７〜９・・・・・・エラーカウンタ、１
０・・・・・・マグニチュード・コンパレータ、１１・
旧・・アップダウンカウンタ、１２・・・・・・タップ
付遅延線、１３・・・・・・セレクタ。 １４、１５・・・・・・遅延素子。 才 １ 図
Claims (1)
- 所定のクロック位相により入力信号のデータ弁別を行な
５方式のデータ弁別装置において、基準クロック位相に
対してそれぞれ異なる所定の位相差をもった複数のクロ
ック位相のそれぞれによって動作する少くとも２以上の
データ弁別器と、これら少くとも２以上のデータ弁別器
によるそれぞれのエラーレートを検出して相互に比較す
る手段とを設け、上記それぞれのエラーレート相互間に
極小状態が現われる方向に向って上記複数のクロック位
相の制御を行なうように構成したことを特徴とするデー
タ弁別位相自動調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4472382A JPS58164011A (ja) | 1982-03-23 | 1982-03-23 | デ−タ弁別位相自動調整装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4472382A JPS58164011A (ja) | 1982-03-23 | 1982-03-23 | デ−タ弁別位相自動調整装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58164011A true JPS58164011A (ja) | 1983-09-28 |
Family
ID=12699348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4472382A Pending JPS58164011A (ja) | 1982-03-23 | 1982-03-23 | デ−タ弁別位相自動調整装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164011A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0428411A2 (en) * | 1989-11-16 | 1991-05-22 | Canon Kabushiki Kaisha | Information processing apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525852A (en) * | 1978-08-10 | 1980-02-23 | Sanyo Electric Co Ltd | Automatic adjuster circuit for reading pulse phase |
-
1982
- 1982-03-23 JP JP4472382A patent/JPS58164011A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525852A (en) * | 1978-08-10 | 1980-02-23 | Sanyo Electric Co Ltd | Automatic adjuster circuit for reading pulse phase |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0428411A2 (en) * | 1989-11-16 | 1991-05-22 | Canon Kabushiki Kaisha | Information processing apparatus |
| US5347517A (en) * | 1989-11-16 | 1994-09-13 | Canon Kabushiki Kaisha | Information processing apparatus |
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