JPS5816331A - キ−エンコ−ダ回路 - Google Patents
キ−エンコ−ダ回路Info
- Publication number
- JPS5816331A JPS5816331A JP56114212A JP11421281A JPS5816331A JP S5816331 A JPS5816331 A JP S5816331A JP 56114212 A JP56114212 A JP 56114212A JP 11421281 A JP11421281 A JP 11421281A JP S5816331 A JPS5816331 A JP S5816331A
- Authority
- JP
- Japan
- Prior art keywords
- key
- output
- memory
- ram13
- encoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
- G06F3/0227—Cooperation and interconnection of the input arrangement with other functional units of a computer
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Input From Keyboards Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はキーボードのキーの操作の数を削減0TII!
にするキーエンコーダ回路に関する◇文字多重受信機に
おいては、キーボードが付設されておシ、このキーボー
ド上の各キーを押す、あるいは触れる等の操作をする仁
とにょ9、そのキーに応じた2mのコードが出力される
よりにエンコードl!?jMが設けである0上紀のキー
の操作は、所望の静止画等の情報を選択する場合、通常
次のようにすることになる。
にするキーエンコーダ回路に関する◇文字多重受信機に
おいては、キーボードが付設されておシ、このキーボー
ド上の各キーを押す、あるいは触れる等の操作をする仁
とにょ9、そのキーに応じた2mのコードが出力される
よりにエンコードl!?jMが設けである0上紀のキー
の操作は、所望の静止画等の情報を選択する場合、通常
次のようにすることになる。
まず、TEXTと蓄かれているキーTEXT(のように
符号の下asIFiそのキーを表わす。以下同様)を操
作した故所望の劉止画等の情報のプログラム番号nl、
n2とページ番号ml、mlのキーを」、シ、嵐、他、
−の順に操作しくここで符号※はプログラム番号とペー
ジ1に号の区別を表わし、符号皇はそのキーを表わす。
符号の下asIFiそのキーを表わす。以下同様)を操
作した故所望の劉止画等の情報のプログラム番号nl、
n2とページ番号ml、mlのキーを」、シ、嵐、他、
−の順に操作しくここで符号※はプログラム番号とペー
ジ1に号の区別を表わし、符号皇はそのキーを表わす。
)その後キーによる入力の終了を示す例えば符号ゆで表
わされるキーナを押す◇ このように文字多重受信機の場合、所望とする静止画等
の情報を表示する場合、キーTEXTからままで71!
1類のキーの操作をする必要がある。文字多重の情報と
して天気予報、スポーツニュース、株式等極々考えられ
るが、受信者はこれらの情報のうち所望とする情報を見
るたびに、7111[類ものキーを操作せねばならない
という繁雑さがある。
わされるキーナを押す◇ このように文字多重受信機の場合、所望とする静止画等
の情報を表示する場合、キーTEXTからままで71!
1類のキーの操作をする必要がある。文字多重の情報と
して天気予報、スポーツニュース、株式等極々考えられ
るが、受信者はこれらの情報のうち所望とする情報を見
るたびに、7111[類ものキーを操作せねばならない
という繁雑さがある。
本発明は上述し次点にかんがみてな?れたもので、プロ
グラム番号、ページ番号等を選択する一連のキー操作を
記憶する手段を設轄ることにより単一のキーを操作する
ことで所望とする情報を選択できるキーエンコーダ回路
を提供することを目的とする0 以下、本発明を図示の実JlII例を参照して説明する
。
グラム番号、ページ番号等を選択する一連のキー操作を
記憶する手段を設轄ることにより単一のキーを操作する
ことで所望とする情報を選択できるキーエンコーダ回路
を提供することを目的とする0 以下、本発明を図示の実JlII例を参照して説明する
。
第1図は本発明を3個のメモリを設けた一実施例を示し
、次のように構成されている0符号1はキーボードであ
り、これには前述の所望とする情報のプログラム番号n
l l nl 、ページ番号ml 、−及びこれらの区
別を表わす(例えば)符号※及び終了を表わす(ガえば
)符号φ等に対応するキー玉、シwmtw皇、+等が設
けられている他に、本考案に係る記憶をさせる準備用の
記憶キーに碧及びメモリ開始用及びメモリ説み出し用の
メモリキー、Mt +Nb tMsが設けられている。
、次のように構成されている0符号1はキーボードであ
り、これには前述の所望とする情報のプログラム番号n
l l nl 、ページ番号ml 、−及びこれらの区
別を表わす(例えば)符号※及び終了を表わす(ガえば
)符号φ等に対応するキー玉、シwmtw皇、+等が設
けられている他に、本考案に係る記憶をさせる準備用の
記憶キーに碧及びメモリ開始用及びメモリ説み出し用の
メモリキー、Mt +Nb tMsが設けられている。
WM記キーボード1の出力端はエンコーダ2の入力端に
接続され、キーボードlに設けられた各キーを押す等の
操作をすると、そのキーに対応し九所定のビット数の(
2進の):l−)”(xンコード偏号)がエンコーダ2
の出力端から出力されるように構成されている0このエ
ンコーダ2の出力端はデータ・パスライン3t4じてコ
ンパレータ4.5.6.7の一方の各入力端4A 、5
A 、6ム、7Aにそれぞれ接続されると共に、ゲート
80入力端に接続されている。前記コンパレータ4,5
.6.7の各他方の入力端4B、5B、6B、7Bには
キーボード1に設けられた前記記憶キー11、メモリキ
ーμ#M!IMSを操作しえときにエンコーダ2から出
力される(2進)コードと同じ信号が供給されるように
接続されており、−万の入力端4A乃至7人に一致した
信号が入力されるとそのコンパレータ(4乃至7のいず
れか)はその出力端から(例えばハイレベルのパルス)
信号を出力するように構成されている。前記コンパレー
タ4乃至7の各出力端はそれぞれ7リツプ70ツブ9,
10,11.12の各セット端子Sに**され、チップ
セレクト用の7リツプ70ツブ10 、11.12の各
反転出力端Qは記憶の機能をするメモリとしてランダム
・アクセス・メモリ(以下RAMという。) 13 、
14.15の各チップセレクト端子CEにそれぞれ接続
されている。
接続され、キーボードlに設けられた各キーを押す等の
操作をすると、そのキーに対応し九所定のビット数の(
2進の):l−)”(xンコード偏号)がエンコーダ2
の出力端から出力されるように構成されている0このエ
ンコーダ2の出力端はデータ・パスライン3t4じてコ
ンパレータ4.5.6.7の一方の各入力端4A 、5
A 、6ム、7Aにそれぞれ接続されると共に、ゲート
80入力端に接続されている。前記コンパレータ4,5
.6.7の各他方の入力端4B、5B、6B、7Bには
キーボード1に設けられた前記記憶キー11、メモリキ
ーμ#M!IMSを操作しえときにエンコーダ2から出
力される(2進)コードと同じ信号が供給されるように
接続されており、−万の入力端4A乃至7人に一致した
信号が入力されるとそのコンパレータ(4乃至7のいず
れか)はその出力端から(例えばハイレベルのパルス)
信号を出力するように構成されている。前記コンパレー
タ4乃至7の各出力端はそれぞれ7リツプ70ツブ9,
10,11.12の各セット端子Sに**され、チップ
セレクト用の7リツプ70ツブ10 、11.12の各
反転出力端Qは記憶の機能をするメモリとしてランダム
・アクセス・メモリ(以下RAMという。) 13 、
14.15の各チップセレクト端子CEにそれぞれ接続
されている。
#記コンパレータ5.6.7の各出力端はこの数に合わ
せた3人力のオア回路16の各入力端に接続され、この
出力端はゲート8の開閉制御用の7リツプ70ツブ17
のセット端子SK*続されると共に、前記RAM13.
14,15のアドレス信号供給用のカウンタ18のリセ
ット端子RK接続されている。このカウンタ18のクロ
ック入力端CKは切換スイッチ19の共通端と接続され
、そのスイッチ19の−@ 19 Aはクロック発生用
の発振器美の出力端と接続され、他端19 Bはエンコ
ーダ2のパルス出力端2Aに接続されている。
せた3人力のオア回路16の各入力端に接続され、この
出力端はゲート8の開閉制御用の7リツプ70ツブ17
のセット端子SK*続されると共に、前記RAM13.
14,15のアドレス信号供給用のカウンタ18のリセ
ット端子RK接続されている。このカウンタ18のクロ
ック入力端CKは切換スイッチ19の共通端と接続され
、そのスイッチ19の−@ 19 Aはクロック発生用
の発振器美の出力端と接続され、他端19 Bはエンコ
ーダ2のパルス出力端2Aに接続されている。
エンコーダ2は、キーボード1の各キーを操作すると、
前述の如く、その出力端から2進コードを出力すると共
に、パルス出力端2Aからパルス状の(クロック)(!
!号を出力するように構成されている。
前述の如く、その出力端から2進コードを出力すると共
に、パルス出力端2Aからパルス状の(クロック)(!
!号を出力するように構成されている。
前記カウンタ18の出力端はアドレス・パスライン21
を介してRAM13.14,15の各アドレス端に**
され、これらRAM13,14.15[7ドレス信号を
供給できるように構成されている。
を介してRAM13.14,15の各アドレス端に**
され、これらRAM13,14.15[7ドレス信号を
供給できるように構成されている。
符号22Fi’デコーダでその入力端はデータ・パスラ
イン3を介してエンコーダ2の出方端と接続され、キ」
ボードlの終了キー±の操作によって、エンコーダ2か
ら出方される2道コードが供給された時にのみその出方
端。からリセット信号を出力するように構成されている
。この出力端0t17リツプ70ツブ9 、10 、
Ll 、12 。
イン3を介してエンコーダ2の出方端と接続され、キ」
ボードlの終了キー±の操作によって、エンコーダ2か
ら出方される2道コードが供給された時にのみその出方
端。からリセット信号を出力するように構成されている
。この出力端0t17リツプ70ツブ9 、10 、
Ll 、12 。
1712)各・リセット端子RK:@続されている。
7リツプ70ツブ9の反転出方端4はRAM13 、1
4.15の書き込みモード及び読み出しモードを制御す
る各モード制御端wEK接続され、又7リツプ70ツブ
9の出力端Qは切換スイッチ19の切換を制御する信号
となるように接続されると共に、2人カアンド回路nの
一方の入力端に接続されている。このアンド回路幻の他
方の入力11!Ilは7リツプ70ツブ17の出力端Q
と微綬され、その出力端は前記ゲート8の開閉を劃−す
る制御端に嶺絖嘔れているO RA M 13 、14 、 rsの各人(出)刃端は
データΦパスライン24ヲ介してゲート8の出力端と接
続されると共に、この実施例の出力端と接続されている
。
4.15の書き込みモード及び読み出しモードを制御す
る各モード制御端wEK接続され、又7リツプ70ツブ
9の出力端Qは切換スイッチ19の切換を制御する信号
となるように接続されると共に、2人カアンド回路nの
一方の入力端に接続されている。このアンド回路幻の他
方の入力11!Ilは7リツプ70ツブ17の出力端Q
と微綬され、その出力端は前記ゲート8の開閉を劃−す
る制御端に嶺絖嘔れているO RA M 13 、14 、 rsの各人(出)刃端は
データΦパスライン24ヲ介してゲート8の出力端と接
続されると共に、この実施例の出力端と接続されている
。
以上のようにl1lIbX、されて本発明の(一実施例
の)動作を以下に説明する0 まず−、xm(図示せず)を投入して本装置が動作でき
る状11Kしておいて、各7リツプ70ツブ9,1θ、
11 、12 、17の各リセット端子Rにはリセッ
ト信号が供給されて各出力端Qけ伊1−レベル、各反転
出力端Φはノ・イレベルに設定されているものとする0
この状態において、キーボードlの記憶キーlを操作す
ると、エンコーダ2はそのキーに対応した(2進の)エ
ンコード信号をコンパレータ4乃至7の各一方の人力!
4A乃至7A及びエンコーダ四のデータ入力端VC供給
する0するとコンパレータ4は他方の入力端4Bに前記
の2進フードが供給されているので、その出力端からハ
イレベルの信号を7リツププロツプ9のセット端子Sに
供給する。この7す゛ツブ7Pツブ9の出力端QFi第
2図(&)に示されるようなハイレベルとなり、この(
ハイレベルの)信号は切換スイッチ19を制御してカウ
ンタ詔のクロック入力端CKを端子19Bとオンするよ
うに接続し、反転出力端Q ed RAM13 、14
、15の各モード制御端wgにローレベルの信号を供
給して書き込みモードにするQ賞、第2図は本発明の動
作説明用の各部のタイミングチャート図であり、横軸は
時間、縦軸は信号レベルを示し、波形の上方KVかれて
いる各キーjiJLtM1等はその横軸に位置するタイ
ミングで操作されたものとする0 次にキーボードlの特定のメモリキー(Mlとする。)
を操作するとエンコーダ2の出力端からデータ書パスラ
イン3t−通じて特定の2進のコ゛−ドが出力される0 この2進のコードによってコンパレータ5の出力端は(
ハイレベルの)パルス信号を7リツプ70ツブlOのセ
ット端子Sに供給して、その反転出力111iQからR
AM13に第2図0)に示されるローレベルのチップセ
レクト信号を出力してRAM13をデータ書き込み可能
な状態にすると共に、オア(ロ)路16に一経てカウン
タ18tリセツトし、又7リツプ70ツブ17の出力増
Qt−ハイレベルにする。仁の時7リツプ70ツブ9.
1ワの両出力111Q 、 Qは共にハイレベルになる
ので、これはアンド−路詔を介してゲート8を開き、デ
ータ・パスライン3,24を接続してRAM13ニ工/
コーダ2から出力される2進のコードを取り込んで記憶
できる状IIKする。
の)動作を以下に説明する0 まず−、xm(図示せず)を投入して本装置が動作でき
る状11Kしておいて、各7リツプ70ツブ9,1θ、
11 、12 、17の各リセット端子Rにはリセッ
ト信号が供給されて各出力端Qけ伊1−レベル、各反転
出力端Φはノ・イレベルに設定されているものとする0
この状態において、キーボードlの記憶キーlを操作す
ると、エンコーダ2はそのキーに対応した(2進の)エ
ンコード信号をコンパレータ4乃至7の各一方の人力!
4A乃至7A及びエンコーダ四のデータ入力端VC供給
する0するとコンパレータ4は他方の入力端4Bに前記
の2進フードが供給されているので、その出力端からハ
イレベルの信号を7リツププロツプ9のセット端子Sに
供給する。この7す゛ツブ7Pツブ9の出力端QFi第
2図(&)に示されるようなハイレベルとなり、この(
ハイレベルの)信号は切換スイッチ19を制御してカウ
ンタ詔のクロック入力端CKを端子19Bとオンするよ
うに接続し、反転出力端Q ed RAM13 、14
、15の各モード制御端wgにローレベルの信号を供
給して書き込みモードにするQ賞、第2図は本発明の動
作説明用の各部のタイミングチャート図であり、横軸は
時間、縦軸は信号レベルを示し、波形の上方KVかれて
いる各キーjiJLtM1等はその横軸に位置するタイ
ミングで操作されたものとする0 次にキーボードlの特定のメモリキー(Mlとする。)
を操作するとエンコーダ2の出力端からデータ書パスラ
イン3t−通じて特定の2進のコ゛−ドが出力される0 この2進のコードによってコンパレータ5の出力端は(
ハイレベルの)パルス信号を7リツプ70ツブlOのセ
ット端子Sに供給して、その反転出力111iQからR
AM13に第2図0)に示されるローレベルのチップセ
レクト信号を出力してRAM13をデータ書き込み可能
な状態にすると共に、オア(ロ)路16に一経てカウン
タ18tリセツトし、又7リツプ70ツブ17の出力増
Qt−ハイレベルにする。仁の時7リツプ70ツブ9.
1ワの両出力111Q 、 Qは共にハイレベルになる
ので、これはアンド−路詔を介してゲート8を開き、デ
ータ・パスライン3,24を接続してRAM13ニ工/
コーダ2から出力される2進のコードを取り込んで記憶
できる状IIKする。
次にキーの操作を記憶されるべき、所望の静止−等の情
報のグログラム帯号nl I nRvページ番号ml、
ml及びその区別を示す符号φで示される各キーn凰、
n8.φ、 rnl 、ml tこの順序で操作する
とエンコーダ2はそれらに対応した2道のコードを出力
し、これらの2道のコードはデーJl−パスライン、ゲ
ート8、データ・パスライン24t−経てRAM13の
データ人(出)刃端に供給される。これらの2進のコー
ドは他のRAM14 、15にも供給されるが、これら
のチップセレクト端子CEはハイレベルであるので、デ
ータは取シ込まれない。前記エンコーダ2は前記の各キ
ーに対応した2進のコードを出力すると共に1そのパル
ス出力端2人から第21W(e)に示されるようなパル
ス(つまり任意のキーを操作する毎に一同ハイレペルと
なるパルス)をカウンタ18のクロック入力端CKに供
給して、カウンタ18の出力端から出力されるアドレス
信号を順次変え、各キヂの操作によってエンコーダ2か
も出力される2進のコードをRAM1a内に書き込んで
いく。終了キーφを操作すると、このキーに対応した2
進のコードが出力され、この2進のフードはRAM13
に書き込まれると共にデフーダnが動作してその出力端
0から第2図(d)K示されるようなリセット信号が出
力されるO陶このリセット信号I/i回路図にお−ては
図示されていないが若干遅延して出力される0つまりキ
ーtの2進のコードがRAM13に取9込まれた後に、
リセット信号が出力され7リツプ70ツブ9 、10
、11.12 、17はリセットされ、それらの出力端
Qはローレベル、反転出方端りはハイレベルとなる0つ
まシフリップ70ツブ9の出力端Qがローレベルとなる
ことにより、アンド回路詔の出力端はローレベルとなシ
、ケート8Fi閉じ、スイッチ19Fiカウンタ18の
クロック入力端を発蚕器側の端子19Aとオンするよう
に接続・する。前記7リツプ70ツブ9の反転力カ端算
がハイレベルとなることによりRAM13゜14 、1
5は読み出しモードにされる。又、7リツプ70ツブi
o 、 n 、 12の各反転出力端qがハイレベルと
なることによりRAM13,14.15の各チップセレ
クト端子c′Eはハイレベルとなる。
報のグログラム帯号nl I nRvページ番号ml、
ml及びその区別を示す符号φで示される各キーn凰、
n8.φ、 rnl 、ml tこの順序で操作する
とエンコーダ2はそれらに対応した2道のコードを出力
し、これらの2道のコードはデーJl−パスライン、ゲ
ート8、データ・パスライン24t−経てRAM13の
データ人(出)刃端に供給される。これらの2進のコー
ドは他のRAM14 、15にも供給されるが、これら
のチップセレクト端子CEはハイレベルであるので、デ
ータは取シ込まれない。前記エンコーダ2は前記の各キ
ーに対応した2進のコードを出力すると共に1そのパル
ス出力端2人から第21W(e)に示されるようなパル
ス(つまり任意のキーを操作する毎に一同ハイレペルと
なるパルス)をカウンタ18のクロック入力端CKに供
給して、カウンタ18の出力端から出力されるアドレス
信号を順次変え、各キヂの操作によってエンコーダ2か
も出力される2進のコードをRAM1a内に書き込んで
いく。終了キーφを操作すると、このキーに対応した2
進のコードが出力され、この2進のフードはRAM13
に書き込まれると共にデフーダnが動作してその出力端
0から第2図(d)K示されるようなリセット信号が出
力されるO陶このリセット信号I/i回路図にお−ては
図示されていないが若干遅延して出力される0つまりキ
ーtの2進のコードがRAM13に取9込まれた後に、
リセット信号が出力され7リツプ70ツブ9 、10
、11.12 、17はリセットされ、それらの出力端
Qはローレベル、反転出方端りはハイレベルとなる0つ
まシフリップ70ツブ9の出力端Qがローレベルとなる
ことにより、アンド回路詔の出力端はローレベルとなシ
、ケート8Fi閉じ、スイッチ19Fiカウンタ18の
クロック入力端を発蚕器側の端子19Aとオンするよう
に接続・する。前記7リツプ70ツブ9の反転力カ端算
がハイレベルとなることによりRAM13゜14 、1
5は読み出しモードにされる。又、7リツプ70ツブi
o 、 n 、 12の各反転出力端qがハイレベルと
なることによりRAM13,14.15の各チップセレ
クト端子c′Eはハイレベルとなる。
このようにして特定のRAM13内にキーn1 s”l
e※、ml、mlの操作に対応した2進のコードを書
き込まれ、RAM13Fi読み出しモードにきれる。
e※、ml、mlの操作に対応した2進のコードを書
き込まれ、RAM13Fi読み出しモードにきれる。
次VC@述の一連のキーの操作によって再生される情報
を所望とする時に、キーボードlのメモリキーM!を操
作すると、コンパレータ5の出力端からハイレベルの信
号が出力され、これはフリッププロップlOの反転出力
端局からRAM13にチップセレクト端子CEに、第2
図山)の読み出しモード時の波形に示されているように
、ローレベルの信号を供給してチップセレクト状態にす
る。これと同時に前記コンパレータ5の出力はオア回路
16を経てカウンタ18をリセットする0 従ってカウンタ18のクロック入力ICKtli振器加
からクロックが供給され、そのカウント出力がRA M
13 (14、15)のアドレス端に順次供給される
。この時RAM13のチップセレクト端CEは前述のよ
うにローレベルの信号が供給されてiるので、(tIg
2図(e)参照)、RAMLlのデータ(入)出力端は
データ・パスラインスを通じてこの回路の出力端に(キ
ーnl l n鵞*秦。
を所望とする時に、キーボードlのメモリキーM!を操
作すると、コンパレータ5の出力端からハイレベルの信
号が出力され、これはフリッププロップlOの反転出力
端局からRAM13にチップセレクト端子CEに、第2
図山)の読み出しモード時の波形に示されているように
、ローレベルの信号を供給してチップセレクト状態にす
る。これと同時に前記コンパレータ5の出力はオア回路
16を経てカウンタ18をリセットする0 従ってカウンタ18のクロック入力ICKtli振器加
からクロックが供給され、そのカウント出力がRA M
13 (14、15)のアドレス端に順次供給される
。この時RAM13のチップセレクト端CEは前述のよ
うにローレベルの信号が供給されてiるので、(tIg
2図(e)参照)、RAMLlのデータ(入)出力端は
データ・パスラインスを通じてこの回路の出力端に(キ
ーnl l n鵞*秦。
ml 、mz 、す の操作によって)書き込まれた2
作したのと一様に)順次出力する。従って一旦キーボー
ドlの所望とする一連のキー操作による2進のコードを
メモリ用RAM(上述においては符号13 )内に書き
込んでおけば、その後は所望とする時にそのRAM1a
を読み出す単一のキー(RAM13に対してはMl)を
操作すれば、上述のように複数のキーを操作することな
くそれらを操作したのと同等に所望とする静止画郷の情
報を選択して再生できることになる。
作したのと一様に)順次出力する。従って一旦キーボー
ドlの所望とする一連のキー操作による2進のコードを
メモリ用RAM(上述においては符号13 )内に書き
込んでおけば、その後は所望とする時にそのRAM1a
を読み出す単一のキー(RAM13に対してはMl)を
操作すれば、上述のように複数のキーを操作することな
くそれらを操作したのと同等に所望とする静止画郷の情
報を選択して再生できることになる。
上、述の実施例においては、メモリキーM1を操作して
所望とする一連のキー操作をメモリ用RAM13に書き
込み、そして読み出す動作を説明したが、同様にメモリ
ーキーM!、Msを操作すれ岬−■騨−レ響1■−■■
― ば他の一連のキー操作をメモリ用RAM13,14にそ
れぞれ書き込めることになる。上述の実施例においては
、3個の記憶用メモリを設けであるが、これら一連のキ
ー操作を記憶させるべき機能を増大ζせるVcFi、メ
モリキー、コノパレータ、RAM及びこれらRAMのチ
ップセレクト用の7リツプフロツプを設ければ良い。こ
の他例えばオア回路16は3人力よシ多くしなければな
らない。もちろん減らしてi 1mあるいは2個とする
こともできる。
所望とする一連のキー操作をメモリ用RAM13に書き
込み、そして読み出す動作を説明したが、同様にメモリ
ーキーM!、Msを操作すれ岬−■騨−レ響1■−■■
― ば他の一連のキー操作をメモリ用RAM13,14にそ
れぞれ書き込めることになる。上述の実施例においては
、3個の記憶用メモリを設けであるが、これら一連のキ
ー操作を記憶させるべき機能を増大ζせるVcFi、メ
モリキー、コノパレータ、RAM及びこれらRAMのチ
ップセレクト用の7リツプフロツプを設ければ良い。こ
の他例えばオア回路16は3人力よシ多くしなければな
らない。もちろん減らしてi 1mあるいは2個とする
こともできる。
伺、記憶されるべき一連のキー操作の数は上述の例のよ
うに数ステップに限定されるものではない。
うに数ステップに限定されるものではない。
又、上述のキーボードlのキー操作は文ネキ重受信機に
お7ける情報を取り出すプログラムに限定されるもので
なく、他の機能用のキーボードに対しても有効である。
お7ける情報を取り出すプログラムに限定されるもので
なく、他の機能用のキーボードに対しても有効である。
以上述べたように本発明によれば、所定のメモリキーを
操作することによって所定のメモリに一旦書き込んだ一
連のエンコード信号を出力できる手段を設けであるので
、多数のキーの操作を必要とせずに単一のキー操作によ
って所望とする情報を選択して再生できる利点を有する
0
操作することによって所定のメモリに一旦書き込んだ一
連のエンコード信号を出力できる手段を設けであるので
、多数のキーの操作を必要とせずに単一のキー操作によ
って所望とする情報を選択して再生できる利点を有する
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第1図は本発明の一実施例のエンコーダ回路を示す回路
図、第2図は動作説明用の各部の波形を示すタイミング
チャート図である。 l・・・・・・キーボード、2・・・・・・エンコーダ
、4乃至7・・・・・・コンパレータ、9乃至廊・・・
・−・7リツプフロツプ、lj乃至15・・・・・・R
AM、18・・・・・・カウンタ、20・・・・・・発
振器、n・・・・−デコーダ。
図、第2図は動作説明用の各部の波形を示すタイミング
チャート図である。 l・・・・・・キーボード、2・・・・・・エンコーダ
、4乃至7・・・・・・コンパレータ、9乃至廊・・・
・−・7リツプフロツプ、lj乃至15・・・・・・R
AM、18・・・・・・カウンタ、20・・・・・・発
振器、n・・・・−デコーダ。
Claims (1)
- キーボードの各キーを操作することにより、各キーに対
応したエンコード信号を出力するキーエンコーダ回路に
おいて、前記キーボードの所定のキーを操作することに
よって一連のエンコード信号t−順次書き込む手段と、
書き込み終了t&はm定のキーを操作することによって
書き込まれたエンコード信号′に順次出力する手段とを
1個以上設けることを特徴とするキーエンコーダー路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56114212A JPS5816331A (ja) | 1981-07-21 | 1981-07-21 | キ−エンコ−ダ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56114212A JPS5816331A (ja) | 1981-07-21 | 1981-07-21 | キ−エンコ−ダ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5816331A true JPS5816331A (ja) | 1983-01-31 |
Family
ID=14632015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56114212A Pending JPS5816331A (ja) | 1981-07-21 | 1981-07-21 | キ−エンコ−ダ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5816331A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60153534A (ja) * | 1984-01-20 | 1985-08-13 | Ricoh Co Ltd | デ−タ処理装置 |
JPS6285261U (ja) * | 1985-11-18 | 1987-05-30 |
-
1981
- 1981-07-21 JP JP56114212A patent/JPS5816331A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60153534A (ja) * | 1984-01-20 | 1985-08-13 | Ricoh Co Ltd | デ−タ処理装置 |
JPS6285261U (ja) * | 1985-11-18 | 1987-05-30 |
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