JPS5816331A - キ−エンコ−ダ回路 - Google Patents
キ−エンコ−ダ回路Info
- Publication number
- JPS5816331A JPS5816331A JP56114212A JP11421281A JPS5816331A JP S5816331 A JPS5816331 A JP S5816331A JP 56114212 A JP56114212 A JP 56114212A JP 11421281 A JP11421281 A JP 11421281A JP S5816331 A JPS5816331 A JP S5816331A
- Authority
- JP
- Japan
- Prior art keywords
- key
- output
- memory
- ram13
- encoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
- G06F3/0227—Cooperation and interconnection of the input arrangement with other functional units of a computer
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Input From Keyboards Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はキーボードのキーの操作の数を削減０ＴＩＩ！
にするキーエンコーダ回路に関する◇文字多重受信機に
おいては、キーボードが付設されておシ、このキーボー
ド上の各キーを押す、あるいは触れる等の操作をする仁
とにょ９、そのキーに応じた２ｍのコードが出力される
よりにエンコードｌ！？ｊＭが設けである０上紀のキー
の操作は、所望の静止画等の情報を選択する場合、通常
次のようにすることになる。
にするキーエンコーダ回路に関する◇文字多重受信機に
おいては、キーボードが付設されておシ、このキーボー
ド上の各キーを押す、あるいは触れる等の操作をする仁
とにょ９、そのキーに応じた２ｍのコードが出力される
よりにエンコードｌ！？ｊＭが設けである０上紀のキー
の操作は、所望の静止画等の情報を選択する場合、通常
次のようにすることになる。
まず、ＴＥＸＴと蓄かれているキーＴＥＸＴ（のように
符号の下ａｓＩＦｉそのキーを表わす。以下同様）を操
作した故所望の劉止画等の情報のプログラム番号ｎｌ、
ｎ２とページ番号ｍｌ、ｍｌのキーを」、シ、嵐、他、
−の順に操作しくここで符号※はプログラム番号とペー
ジ１に号の区別を表わし、符号皇はそのキーを表わす。
符号の下ａｓＩＦｉそのキーを表わす。以下同様）を操
作した故所望の劉止画等の情報のプログラム番号ｎｌ、
ｎ２とページ番号ｍｌ、ｍｌのキーを」、シ、嵐、他、
−の順に操作しくここで符号※はプログラム番号とペー
ジ１に号の区別を表わし、符号皇はそのキーを表わす。
）その後キーによる入力の終了を示す例えば符号ゆで表
わされるキーナを押す◇ このように文字多重受信機の場合、所望とする静止画等
の情報を表示する場合、キーＴＥＸＴからままで７１！
１類のキーの操作をする必要がある。文字多重の情報と
して天気予報、スポーツニュース、株式等極々考えられ
るが、受信者はこれらの情報のうち所望とする情報を見
るたびに、７１１１［類ものキーを操作せねばならない
という繁雑さがある。
わされるキーナを押す◇ このように文字多重受信機の場合、所望とする静止画等
の情報を表示する場合、キーＴＥＸＴからままで７１！
１類のキーの操作をする必要がある。文字多重の情報と
して天気予報、スポーツニュース、株式等極々考えられ
るが、受信者はこれらの情報のうち所望とする情報を見
るたびに、７１１１［類ものキーを操作せねばならない
という繁雑さがある。
本発明は上述し次点にかんがみてな？れたもので、プロ
グラム番号、ページ番号等を選択する一連のキー操作を
記憶する手段を設轄ることにより単一のキーを操作する
ことで所望とする情報を選択できるキーエンコーダ回路
を提供することを目的とする０ 以下、本発明を図示の実ＪｌＩＩ例を参照して説明する
。
グラム番号、ページ番号等を選択する一連のキー操作を
記憶する手段を設轄ることにより単一のキーを操作する
ことで所望とする情報を選択できるキーエンコーダ回路
を提供することを目的とする０ 以下、本発明を図示の実ＪｌＩＩ例を参照して説明する
。
第１図は本発明を３個のメモリを設けた一実施例を示し
、次のように構成されている０符号１はキーボードであ
り、これには前述の所望とする情報のプログラム番号ｎ
ｌ ｌ ｎｌ 、ページ番号ｍｌ 、−及びこれらの区
別を表わす（例えば）符号※及び終了を表わす（ガえば
）符号φ等に対応するキー玉、シｗｍｔｗ皇、＋等が設
けられている他に、本考案に係る記憶をさせる準備用の
記憶キーに碧及びメモリ開始用及びメモリ説み出し用の
メモリキー、Ｍｔ ＋Ｎｂ ｔＭｓが設けられている。
、次のように構成されている０符号１はキーボードであ
り、これには前述の所望とする情報のプログラム番号ｎ
ｌ ｌ ｎｌ 、ページ番号ｍｌ 、−及びこれらの区
別を表わす（例えば）符号※及び終了を表わす（ガえば
）符号φ等に対応するキー玉、シｗｍｔｗ皇、＋等が設
けられている他に、本考案に係る記憶をさせる準備用の
記憶キーに碧及びメモリ開始用及びメモリ説み出し用の
メモリキー、Ｍｔ ＋Ｎｂ ｔＭｓが設けられている。
ＷＭ記キーボード１の出力端はエンコーダ２の入力端に
接続され、キーボードｌに設けられた各キーを押す等の
操作をすると、そのキーに対応し九所定のビット数の（
２進の）：ｌ−）”（ｘンコード偏号）がエンコーダ２
の出力端から出力されるように構成されている０このエ
ンコーダ２の出力端はデータ・パスライン３ｔ４じてコ
ンパレータ４．５．６．７の一方の各入力端４Ａ 、５
Ａ 、６ム、７Ａにそれぞれ接続されると共に、ゲート
８０入力端に接続されている。前記コンパレータ４，５
．６．７の各他方の入力端４Ｂ、５Ｂ、６Ｂ、７Ｂには
キーボード１に設けられた前記記憶キー１１、メモリキ
ーμ＃Ｍ！ＩＭＳを操作しえときにエンコーダ２から出
力される（２進）コードと同じ信号が供給されるように
接続されており、−万の入力端４Ａ乃至７人に一致した
信号が入力されるとそのコンパレータ（４乃至７のいず
れか）はその出力端から（例えばハイレベルのパルス）
信号を出力するように構成されている。前記コンパレー
タ４乃至７の各出力端はそれぞれ７リツプ７０ツブ９，
１０，１１．１２の各セット端子Ｓに＊＊され、チップ
セレクト用の７リツプ７０ツブ１０ 、１１．１２の各
反転出力端Ｑは記憶の機能をするメモリとしてランダム
・アクセス・メモリ（以下ＲＡＭという。） １３ 、
１４．１５の各チップセレクト端子ＣＥにそれぞれ接続
されている。
接続され、キーボードｌに設けられた各キーを押す等の
操作をすると、そのキーに対応し九所定のビット数の（
２進の）：ｌ−）”（ｘンコード偏号）がエンコーダ２
の出力端から出力されるように構成されている０このエ
ンコーダ２の出力端はデータ・パスライン３ｔ４じてコ
ンパレータ４．５．６．７の一方の各入力端４Ａ 、５
Ａ 、６ム、７Ａにそれぞれ接続されると共に、ゲート
８０入力端に接続されている。前記コンパレータ４，５
．６．７の各他方の入力端４Ｂ、５Ｂ、６Ｂ、７Ｂには
キーボード１に設けられた前記記憶キー１１、メモリキ
ーμ＃Ｍ！ＩＭＳを操作しえときにエンコーダ２から出
力される（２進）コードと同じ信号が供給されるように
接続されており、−万の入力端４Ａ乃至７人に一致した
信号が入力されるとそのコンパレータ（４乃至７のいず
れか）はその出力端から（例えばハイレベルのパルス）
信号を出力するように構成されている。前記コンパレー
タ４乃至７の各出力端はそれぞれ７リツプ７０ツブ９，
１０，１１．１２の各セット端子Ｓに＊＊され、チップ
セレクト用の７リツプ７０ツブ１０ 、１１．１２の各
反転出力端Ｑは記憶の機能をするメモリとしてランダム
・アクセス・メモリ（以下ＲＡＭという。） １３ 、
１４．１５の各チップセレクト端子ＣＥにそれぞれ接続
されている。
＃記コンパレータ５．６．７の各出力端はこの数に合わ
せた３人力のオア回路１６の各入力端に接続され、この
出力端はゲート８の開閉制御用の７リツプ７０ツブ１７
のセット端子ＳＫ＊続されると共に、前記ＲＡＭ１３．
１４，１５のアドレス信号供給用のカウンタ１８のリセ
ット端子ＲＫ接続されている。このカウンタ１８のクロ
ック入力端ＣＫは切換スイッチ１９の共通端と接続され
、そのスイッチ１９の−＠ １９ Ａはクロック発生用
の発振器美の出力端と接続され、他端１９ Ｂはエンコ
ーダ２のパルス出力端２Ａに接続されている。
せた３人力のオア回路１６の各入力端に接続され、この
出力端はゲート８の開閉制御用の７リツプ７０ツブ１７
のセット端子ＳＫ＊続されると共に、前記ＲＡＭ１３．
１４，１５のアドレス信号供給用のカウンタ１８のリセ
ット端子ＲＫ接続されている。このカウンタ１８のクロ
ック入力端ＣＫは切換スイッチ１９の共通端と接続され
、そのスイッチ１９の−＠ １９ Ａはクロック発生用
の発振器美の出力端と接続され、他端１９ Ｂはエンコ
ーダ２のパルス出力端２Ａに接続されている。
エンコーダ２は、キーボード１の各キーを操作すると、
前述の如く、その出力端から２進コードを出力すると共
に、パルス出力端２Ａからパルス状の（クロック）（！
！号を出力するように構成されている。
前述の如く、その出力端から２進コードを出力すると共
に、パルス出力端２Ａからパルス状の（クロック）（！
！号を出力するように構成されている。
前記カウンタ１８の出力端はアドレス・パスライン２１
を介してＲＡＭ１３．１４，１５の各アドレス端に＊＊
され、これらＲＡＭ１３，１４．１５［７ドレス信号を
供給できるように構成されている。
を介してＲＡＭ１３．１４，１５の各アドレス端に＊＊
され、これらＲＡＭ１３，１４．１５［７ドレス信号を
供給できるように構成されている。
符号２２Ｆｉ’デコーダでその入力端はデータ・パスラ
イン３を介してエンコーダ２の出方端と接続され、キ」
ボードｌの終了キー±の操作によって、エンコーダ２か
ら出方される２道コードが供給された時にのみその出方
端。からリセット信号を出力するように構成されている
。この出力端０ｔ１７リツプ７０ツブ９ 、１０ 、
Ｌｌ 、１２ 。
イン３を介してエンコーダ２の出方端と接続され、キ」
ボードｌの終了キー±の操作によって、エンコーダ２か
ら出方される２道コードが供給された時にのみその出方
端。からリセット信号を出力するように構成されている
。この出力端０ｔ１７リツプ７０ツブ９ 、１０ 、
Ｌｌ 、１２ 。
１７１２）各・リセット端子ＲＫ：＠続されている。
７リツプ７０ツブ９の反転出方端４はＲＡＭ１３ 、１
４．１５の書き込みモード及び読み出しモードを制御す
る各モード制御端ｗＥＫ接続され、又７リツプ７０ツブ
９の出力端Ｑは切換スイッチ１９の切換を制御する信号
となるように接続されると共に、２人カアンド回路ｎの
一方の入力端に接続されている。このアンド回路幻の他
方の入力１１！Ｉｌは７リツプ７０ツブ１７の出力端Ｑ
と微綬され、その出力端は前記ゲート８の開閉を劃−す
る制御端に嶺絖嘔れているＯ ＲＡ Ｍ １３ 、１４ 、 ｒｓの各人（出）刃端は
データΦパスライン２４ヲ介してゲート８の出力端と接
続されると共に、この実施例の出力端と接続されている
。
４．１５の書き込みモード及び読み出しモードを制御す
る各モード制御端ｗＥＫ接続され、又７リツプ７０ツブ
９の出力端Ｑは切換スイッチ１９の切換を制御する信号
となるように接続されると共に、２人カアンド回路ｎの
一方の入力端に接続されている。このアンド回路幻の他
方の入力１１！Ｉｌは７リツプ７０ツブ１７の出力端Ｑ
と微綬され、その出力端は前記ゲート８の開閉を劃−す
る制御端に嶺絖嘔れているＯ ＲＡ Ｍ １３ 、１４ 、 ｒｓの各人（出）刃端は
データΦパスライン２４ヲ介してゲート８の出力端と接
続されると共に、この実施例の出力端と接続されている
。
以上のようにｌ１ｌＩｂＸ、されて本発明の（一実施例
の）動作を以下に説明する０ まず−、ｘｍ（図示せず）を投入して本装置が動作でき
る状１１Ｋしておいて、各７リツプ７０ツブ９，１θ、
１１ 、１２ 、１７の各リセット端子Ｒにはリセッ
ト信号が供給されて各出力端Ｑけ伊１−レベル、各反転
出力端Φはノ・イレベルに設定されているものとする０
この状態において、キーボードｌの記憶キーｌを操作す
ると、エンコーダ２はそのキーに対応した（２進の）エ
ンコード信号をコンパレータ４乃至７の各一方の人力！
４Ａ乃至７Ａ及びエンコーダ四のデータ入力端ＶＣ供給
する０するとコンパレータ４は他方の入力端４Ｂに前記
の２進フードが供給されているので、その出力端からハ
イレベルの信号を７リツププロツプ９のセット端子Ｓに
供給する。この７す゛ツブ７Ｐツブ９の出力端ＱＦｉ第
２図（＆）に示されるようなハイレベルとなり、この（
ハイレベルの）信号は切換スイッチ１９を制御してカウ
ンタ詔のクロック入力端ＣＫを端子１９Ｂとオンするよ
うに接続し、反転出力端Ｑ ｅｄ ＲＡＭ１３ 、１４
、１５の各モード制御端ｗｇにローレベルの信号を供
給して書き込みモードにするＱ賞、第２図は本発明の動
作説明用の各部のタイミングチャート図であり、横軸は
時間、縦軸は信号レベルを示し、波形の上方ＫＶかれて
いる各キーｊｉＪＬｔＭ１等はその横軸に位置するタイ
ミングで操作されたものとする０ 次にキーボードｌの特定のメモリキー（Ｍｌとする。）
を操作するとエンコーダ２の出力端からデータ書パスラ
イン３ｔ−通じて特定の２進のコ゛−ドが出力される０ この２進のコードによってコンパレータ５の出力端は（
ハイレベルの）パルス信号を７リツプ７０ツブｌＯのセ
ット端子Ｓに供給して、その反転出力１１１ｉＱからＲ
ＡＭ１３に第２図０）に示されるローレベルのチップセ
レクト信号を出力してＲＡＭ１３をデータ書き込み可能
な状態にすると共に、オア（ロ）路１６に一経てカウン
タ１８ｔリセツトし、又７リツプ７０ツブ１７の出力増
Ｑｔ−ハイレベルにする。仁の時７リツプ７０ツブ９．
１ワの両出力１１１Ｑ 、 Ｑは共にハイレベルになる
ので、これはアンド−路詔を介してゲート８を開き、デ
ータ・パスライン３，２４を接続してＲＡＭ１３ニ工／
コーダ２から出力される２進のコードを取り込んで記憶
できる状ＩＩＫする。
の）動作を以下に説明する０ まず−、ｘｍ（図示せず）を投入して本装置が動作でき
る状１１Ｋしておいて、各７リツプ７０ツブ９，１θ、
１１ 、１２ 、１７の各リセット端子Ｒにはリセッ
ト信号が供給されて各出力端Ｑけ伊１−レベル、各反転
出力端Φはノ・イレベルに設定されているものとする０
この状態において、キーボードｌの記憶キーｌを操作す
ると、エンコーダ２はそのキーに対応した（２進の）エ
ンコード信号をコンパレータ４乃至７の各一方の人力！
４Ａ乃至７Ａ及びエンコーダ四のデータ入力端ＶＣ供給
する０するとコンパレータ４は他方の入力端４Ｂに前記
の２進フードが供給されているので、その出力端からハ
イレベルの信号を７リツププロツプ９のセット端子Ｓに
供給する。この７す゛ツブ７Ｐツブ９の出力端ＱＦｉ第
２図（＆）に示されるようなハイレベルとなり、この（
ハイレベルの）信号は切換スイッチ１９を制御してカウ
ンタ詔のクロック入力端ＣＫを端子１９Ｂとオンするよ
うに接続し、反転出力端Ｑ ｅｄ ＲＡＭ１３ 、１４
、１５の各モード制御端ｗｇにローレベルの信号を供
給して書き込みモードにするＱ賞、第２図は本発明の動
作説明用の各部のタイミングチャート図であり、横軸は
時間、縦軸は信号レベルを示し、波形の上方ＫＶかれて
いる各キーｊｉＪＬｔＭ１等はその横軸に位置するタイ
ミングで操作されたものとする０ 次にキーボードｌの特定のメモリキー（Ｍｌとする。）
を操作するとエンコーダ２の出力端からデータ書パスラ
イン３ｔ−通じて特定の２進のコ゛−ドが出力される０ この２進のコードによってコンパレータ５の出力端は（
ハイレベルの）パルス信号を７リツプ７０ツブｌＯのセ
ット端子Ｓに供給して、その反転出力１１１ｉＱからＲ
ＡＭ１３に第２図０）に示されるローレベルのチップセ
レクト信号を出力してＲＡＭ１３をデータ書き込み可能
な状態にすると共に、オア（ロ）路１６に一経てカウン
タ１８ｔリセツトし、又７リツプ７０ツブ１７の出力増
Ｑｔ−ハイレベルにする。仁の時７リツプ７０ツブ９．
１ワの両出力１１１Ｑ 、 Ｑは共にハイレベルになる
ので、これはアンド−路詔を介してゲート８を開き、デ
ータ・パスライン３，２４を接続してＲＡＭ１３ニ工／
コーダ２から出力される２進のコードを取り込んで記憶
できる状ＩＩＫする。
次にキーの操作を記憶されるべき、所望の静止−等の情
報のグログラム帯号ｎｌ Ｉ ｎＲｖページ番号ｍｌ、
ｍｌ及びその区別を示す符号φで示される各キーｎ凰、
ｎ８．φ、 ｒｎｌ 、ｍｌ ｔこの順序で操作する
とエンコーダ２はそれらに対応した２道のコードを出力
し、これらの２道のコードはデーＪｌ−パスライン、ゲ
ート８、データ・パスライン２４ｔ−経てＲＡＭ１３の
データ人（出）刃端に供給される。これらの２進のコー
ドは他のＲＡＭ１４ 、１５にも供給されるが、これら
のチップセレクト端子ＣＥはハイレベルであるので、デ
ータは取シ込まれない。前記エンコーダ２は前記の各キ
ーに対応した２進のコードを出力すると共に１そのパル
ス出力端２人から第２１Ｗ（ｅ）に示されるようなパル
ス（つまり任意のキーを操作する毎に一同ハイレペルと
なるパルス）をカウンタ１８のクロック入力端ＣＫに供
給して、カウンタ１８の出力端から出力されるアドレス
信号を順次変え、各キヂの操作によってエンコーダ２か
も出力される２進のコードをＲＡＭ１ａ内に書き込んで
いく。終了キーφを操作すると、このキーに対応した２
進のコードが出力され、この２進のフードはＲＡＭ１３
に書き込まれると共にデフーダｎが動作してその出力端
０から第２図（ｄ）Ｋ示されるようなリセット信号が出
力されるＯ陶このリセット信号Ｉ／ｉ回路図にお−ては
図示されていないが若干遅延して出力される０つまりキ
ーｔの２進のコードがＲＡＭ１３に取９込まれた後に、
リセット信号が出力され７リツプ７０ツブ９ 、１０
、１１．１２ 、１７はリセットされ、それらの出力端
Ｑはローレベル、反転出方端りはハイレベルとなる０つ
まシフリップ７０ツブ９の出力端Ｑがローレベルとなる
ことにより、アンド回路詔の出力端はローレベルとなシ
、ケート８Ｆｉ閉じ、スイッチ１９Ｆｉカウンタ１８の
クロック入力端を発蚕器側の端子１９Ａとオンするよう
に接続・する。前記７リツプ７０ツブ９の反転力カ端算
がハイレベルとなることによりＲＡＭ１３゜１４ 、１
５は読み出しモードにされる。又、７リツプ７０ツブｉ
ｏ 、 ｎ 、 １２の各反転出力端ｑがハイレベルと
なることによりＲＡＭ１３，１４．１５の各チップセレ
クト端子ｃ′Ｅはハイレベルとなる。
報のグログラム帯号ｎｌ Ｉ ｎＲｖページ番号ｍｌ、
ｍｌ及びその区別を示す符号φで示される各キーｎ凰、
ｎ８．φ、 ｒｎｌ 、ｍｌ ｔこの順序で操作する
とエンコーダ２はそれらに対応した２道のコードを出力
し、これらの２道のコードはデーＪｌ−パスライン、ゲ
ート８、データ・パスライン２４ｔ−経てＲＡＭ１３の
データ人（出）刃端に供給される。これらの２進のコー
ドは他のＲＡＭ１４ 、１５にも供給されるが、これら
のチップセレクト端子ＣＥはハイレベルであるので、デ
ータは取シ込まれない。前記エンコーダ２は前記の各キ
ーに対応した２進のコードを出力すると共に１そのパル
ス出力端２人から第２１Ｗ（ｅ）に示されるようなパル
ス（つまり任意のキーを操作する毎に一同ハイレペルと
なるパルス）をカウンタ１８のクロック入力端ＣＫに供
給して、カウンタ１８の出力端から出力されるアドレス
信号を順次変え、各キヂの操作によってエンコーダ２か
も出力される２進のコードをＲＡＭ１ａ内に書き込んで
いく。終了キーφを操作すると、このキーに対応した２
進のコードが出力され、この２進のフードはＲＡＭ１３
に書き込まれると共にデフーダｎが動作してその出力端
０から第２図（ｄ）Ｋ示されるようなリセット信号が出
力されるＯ陶このリセット信号Ｉ／ｉ回路図にお−ては
図示されていないが若干遅延して出力される０つまりキ
ーｔの２進のコードがＲＡＭ１３に取９込まれた後に、
リセット信号が出力され７リツプ７０ツブ９ 、１０
、１１．１２ 、１７はリセットされ、それらの出力端
Ｑはローレベル、反転出方端りはハイレベルとなる０つ
まシフリップ７０ツブ９の出力端Ｑがローレベルとなる
ことにより、アンド回路詔の出力端はローレベルとなシ
、ケート８Ｆｉ閉じ、スイッチ１９Ｆｉカウンタ１８の
クロック入力端を発蚕器側の端子１９Ａとオンするよう
に接続・する。前記７リツプ７０ツブ９の反転力カ端算
がハイレベルとなることによりＲＡＭ１３゜１４ 、１
５は読み出しモードにされる。又、７リツプ７０ツブｉ
ｏ 、 ｎ 、 １２の各反転出力端ｑがハイレベルと
なることによりＲＡＭ１３，１４．１５の各チップセレ
クト端子ｃ′Ｅはハイレベルとなる。
このようにして特定のＲＡＭ１３内にキーｎ１ ｓ”ｌ
ｅ※、ｍｌ、ｍｌの操作に対応した２進のコードを書
き込まれ、ＲＡＭ１３Ｆｉ読み出しモードにきれる。
ｅ※、ｍｌ、ｍｌの操作に対応した２進のコードを書
き込まれ、ＲＡＭ１３Ｆｉ読み出しモードにきれる。
次ＶＣ＠述の一連のキーの操作によって再生される情報
を所望とする時に、キーボードｌのメモリキーＭ！を操
作すると、コンパレータ５の出力端からハイレベルの信
号が出力され、これはフリッププロップｌＯの反転出力
端局からＲＡＭ１３にチップセレクト端子ＣＥに、第２
図山）の読み出しモード時の波形に示されているように
、ローレベルの信号を供給してチップセレクト状態にす
る。これと同時に前記コンパレータ５の出力はオア回路
１６を経てカウンタ１８をリセットする０ 従ってカウンタ１８のクロック入力ＩＣＫｔｌｉ振器加
からクロックが供給され、そのカウント出力がＲＡ Ｍ
１３ （１４、１５）のアドレス端に順次供給される
。この時ＲＡＭ１３のチップセレクト端ＣＥは前述のよ
うにローレベルの信号が供給されてｉるので、（ｔＩｇ
２図（ｅ）参照）、ＲＡＭＬｌのデータ（入）出力端は
データ・パスラインスを通じてこの回路の出力端に（キ
ーｎｌ ｌ ｎ鵞＊秦。
を所望とする時に、キーボードｌのメモリキーＭ！を操
作すると、コンパレータ５の出力端からハイレベルの信
号が出力され、これはフリッププロップｌＯの反転出力
端局からＲＡＭ１３にチップセレクト端子ＣＥに、第２
図山）の読み出しモード時の波形に示されているように
、ローレベルの信号を供給してチップセレクト状態にす
る。これと同時に前記コンパレータ５の出力はオア回路
１６を経てカウンタ１８をリセットする０ 従ってカウンタ１８のクロック入力ＩＣＫｔｌｉ振器加
からクロックが供給され、そのカウント出力がＲＡ Ｍ
１３ （１４、１５）のアドレス端に順次供給される
。この時ＲＡＭ１３のチップセレクト端ＣＥは前述のよ
うにローレベルの信号が供給されてｉるので、（ｔＩｇ
２図（ｅ）参照）、ＲＡＭＬｌのデータ（入）出力端は
データ・パスラインスを通じてこの回路の出力端に（キ
ーｎｌ ｌ ｎ鵞＊秦。
ｍｌ 、ｍｚ 、す の操作によって）書き込まれた２
作したのと一様に）順次出力する。従って一旦キーボー
ドｌの所望とする一連のキー操作による２進のコードを
メモリ用ＲＡＭ（上述においては符号１３ ）内に書き
込んでおけば、その後は所望とする時にそのＲＡＭ１ａ
を読み出す単一のキー（ＲＡＭ１３に対してはＭｌ）を
操作すれば、上述のように複数のキーを操作することな
くそれらを操作したのと同等に所望とする静止画郷の情
報を選択して再生できることになる。
作したのと一様に）順次出力する。従って一旦キーボー
ドｌの所望とする一連のキー操作による２進のコードを
メモリ用ＲＡＭ（上述においては符号１３ ）内に書き
込んでおけば、その後は所望とする時にそのＲＡＭ１ａ
を読み出す単一のキー（ＲＡＭ１３に対してはＭｌ）を
操作すれば、上述のように複数のキーを操作することな
くそれらを操作したのと同等に所望とする静止画郷の情
報を選択して再生できることになる。
上、述の実施例においては、メモリキーＭ１を操作して
所望とする一連のキー操作をメモリ用ＲＡＭ１３に書き
込み、そして読み出す動作を説明したが、同様にメモリ
ーキーＭ！、Ｍｓを操作すれ岬−■騨−レ響１■−■■
― ば他の一連のキー操作をメモリ用ＲＡＭ１３，１４にそ
れぞれ書き込めることになる。上述の実施例においては
、３個の記憶用メモリを設けであるが、これら一連のキ
ー操作を記憶させるべき機能を増大ζせるＶｃＦｉ、メ
モリキー、コノパレータ、ＲＡＭ及びこれらＲＡＭのチ
ップセレクト用の７リツプフロツプを設ければ良い。こ
の他例えばオア回路１６は３人力よシ多くしなければな
らない。もちろん減らしてｉ １ｍあるいは２個とする
こともできる。
所望とする一連のキー操作をメモリ用ＲＡＭ１３に書き
込み、そして読み出す動作を説明したが、同様にメモリ
ーキーＭ！、Ｍｓを操作すれ岬−■騨−レ響１■−■■
― ば他の一連のキー操作をメモリ用ＲＡＭ１３，１４にそ
れぞれ書き込めることになる。上述の実施例においては
、３個の記憶用メモリを設けであるが、これら一連のキ
ー操作を記憶させるべき機能を増大ζせるＶｃＦｉ、メ
モリキー、コノパレータ、ＲＡＭ及びこれらＲＡＭのチ
ップセレクト用の７リツプフロツプを設ければ良い。こ
の他例えばオア回路１６は３人力よシ多くしなければな
らない。もちろん減らしてｉ １ｍあるいは２個とする
こともできる。
伺、記憶されるべき一連のキー操作の数は上述の例のよ
うに数ステップに限定されるものではない。
うに数ステップに限定されるものではない。
又、上述のキーボードｌのキー操作は文ネキ重受信機に
お７ける情報を取り出すプログラムに限定されるもので
なく、他の機能用のキーボードに対しても有効である。
お７ける情報を取り出すプログラムに限定されるもので
なく、他の機能用のキーボードに対しても有効である。
以上述べたように本発明によれば、所定のメモリキーを
操作することによって所定のメモリに一旦書き込んだ一
連のエンコード信号を出力できる手段を設けであるので
、多数のキーの操作を必要とせずに単一のキー操作によ
って所望とする情報を選択して再生できる利点を有する
０
操作することによって所定のメモリに一旦書き込んだ一
連のエンコード信号を出力できる手段を設けであるので
、多数のキーの操作を必要とせずに単一のキー操作によ
って所望とする情報を選択して再生できる利点を有する
０
第１図は本発明の一実施例のエンコーダ回路を示す回路
図、第２図は動作説明用の各部の波形を示すタイミング
チャート図である。 ｌ・・・・・・キーボード、２・・・・・・エンコーダ
、４乃至７・・・・・・コンパレータ、９乃至廊・・・
・−・７リツプフロツプ、ｌｊ乃至１５・・・・・・Ｒ
ＡＭ、１８・・・・・・カウンタ、２０・・・・・・発
振器、ｎ・・・・−デコーダ。
図、第２図は動作説明用の各部の波形を示すタイミング
チャート図である。 ｌ・・・・・・キーボード、２・・・・・・エンコーダ
、４乃至７・・・・・・コンパレータ、９乃至廊・・・
・−・７リツプフロツプ、ｌｊ乃至１５・・・・・・Ｒ
ＡＭ、１８・・・・・・カウンタ、２０・・・・・・発
振器、ｎ・・・・−デコーダ。
Claims (1)
- キーボードの各キーを操作することにより、各キーに対
応したエンコード信号を出力するキーエンコーダ回路に
おいて、前記キーボードの所定のキーを操作することに
よって一連のエンコード信号ｔ−順次書き込む手段と、
書き込み終了ｔ＆はｍ定のキーを操作することによって
書き込まれたエンコード信号′に順次出力する手段とを
１個以上設けることを特徴とするキーエンコーダー路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114212A JPS5816331A (ja) | 1981-07-21 | 1981-07-21 | キ−エンコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114212A JPS5816331A (ja) | 1981-07-21 | 1981-07-21 | キ−エンコ−ダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5816331A true JPS5816331A (ja) | 1983-01-31 |
Family
ID=14632015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56114212A Pending JPS5816331A (ja) | 1981-07-21 | 1981-07-21 | キ−エンコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816331A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153534A (ja) * | 1984-01-20 | 1985-08-13 | Ricoh Co Ltd | デ−タ処理装置 |
| JPS6285261U (ja) * | 1985-11-18 | 1987-05-30 |
-
1981
- 1981-07-21 JP JP56114212A patent/JPS5816331A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153534A (ja) * | 1984-01-20 | 1985-08-13 | Ricoh Co Ltd | デ−タ処理装置 |
| JPS6285261U (ja) * | 1985-11-18 | 1987-05-30 |
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