JPS5815878B2 - 記憶回路 - Google Patents
記憶回路Info
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- JPS5815878B2 JPS5815878B2 JP52152896A JP15289677A JPS5815878B2 JP S5815878 B2 JPS5815878 B2 JP S5815878B2 JP 52152896 A JP52152896 A JP 52152896A JP 15289677 A JP15289677 A JP 15289677A JP S5815878 B2 JPS5815878 B2 JP S5815878B2
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- diode
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- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、記憶回路の記憶情報を制御する制御入力部の
回路構成に関するものである。
回路構成に関するものである。
記憶回路の回路構成としては、フリップフロップ回路の
ようにオン、オフの状態がともに電力を消費する対称的
な回路と、ＰＮＰＮ構造で得られる自己保持性を利用し
たもののようにオフ状態では電力を消費しない非対称的
な回路とがある。
ようにオン、オフの状態がともに電力を消費する対称的
な回路と、ＰＮＰＮ構造で得られる自己保持性を利用し
たもののようにオフ状態では電力を消費しない非対称的
な回路とがある。
このうち、一般に動作の安定性、高速性などの点で優れ
た特性を示す前者が使用される場合が多いが、後者の回
路も低消費電力であることが強く要求されるような用途
に用いられればその利点が活かされるので、その用途に
おいては優れた記憶装置となり得るものである。
た特性を示す前者が使用される場合が多いが、後者の回
路も低消費電力であることが強く要求されるような用途
に用いられればその利点が活かされるので、その用途に
おいては優れた記憶装置となり得るものである。
例えば、電話交換機用通話路スイッチの保持回路として
用いられる場合の記憶回路はオフ保持状態が多いことか
ら、特に低消費電力であることが要求される。
用いられる場合の記憶回路はオフ保持状態が多いことか
ら、特に低消費電力であることが要求される。
このような用途ζご用いられる記憶回路の回路構成例と
しては、第１図に示した通話路スイッチ用保持回路が公
知である。
しては、第１図に示した通話路スイッチ用保持回路が公
知である。
この第１図々示の回路の機能は第２図々示の真理値表に
示すところであるが、オフ保持状態においてはトランジ
スタＴ１、抵抗Ｒ１から構成される論理入力部１と、ト
ランジスタＴ２．Ｔ３、抵抗Ｒ２から構成される記憶セ
ル２とがともに消費電力がゼロといった優れた特徴を有
している。
示すところであるが、オフ保持状態においてはトランジ
スタＴ１、抵抗Ｒ１から構成される論理入力部１と、ト
ランジスタＴ２．Ｔ３、抵抗Ｒ２から構成される記憶セ
ル２とがともに消費電力がゼロといった優れた特徴を有
している。
しかしながら、この記憶回路の記憶状態Ｑ ｎ−１−１
は２人力の情報ｘ、ｙで定められるので、第３図々示の
ように記憶回路Ｍｉｊ（ｉ＝１〜３ 、 ｊ＝１〜３）
をマトリックス状に配置し、その記憶容量を拡張して少
ない入力端子で制御するには融通性に欠けるきらいがあ
る。
は２人力の情報ｘ、ｙで定められるので、第３図々示の
ように記憶回路Ｍｉｊ（ｉ＝１〜３ 、 ｊ＝１〜３）
をマトリックス状に配置し、その記憶容量を拡張して少
ない入力端子で制御するには融通性に欠けるきらいがあ
る。
即ち、第２図々示の真理値表からも明らかなように、ｙ
がＳｔ Ｉ ＩＩであるときはＸの情報如何によって記
憶セルがオン、オフするので、同−ｙ行に属する記憶セ
ルは同時に書込みか行なわれることになり、１ポイント
づつの制御が困難である。
がＳｔ Ｉ ＩＩであるときはＸの情報如何によって記
憶セルがオン、オフするので、同−ｙ行に属する記憶セ
ルは同時に書込みか行なわれることになり、１ポイント
づつの制御が困難である。
例えば、同−ｙ行に属する１ポイントをオン状態にした
うえで更に他の１ポイントをオン状態にする割込み制御
が不便で、これを行なうには既にオン状態にある最初の
ポイントも更度オン書込みさせるようにＸの情報を考慮
しなければならなく、不便である。
うえで更に他の１ポイントをオン状態にする割込み制御
が不便で、これを行なうには既にオン状態にある最初の
ポイントも更度オン書込みさせるようにＸの情報を考慮
しなければならなく、不便である。
また、単位マトリックスを複数組合せて大容量の記憶マ
トリックスを制御するには、単位マトリックスを選択す
る第３の選択入力ＭＥの端子が必要となる。
トリックスを制御するには、単位マトリックスを選択す
る第３の選択入力ＭＥの端子が必要となる。
一方、本発明により近い公知例として特開昭５２−１２
５２４４号公報がある。
５２４４号公報がある。
この発明は、第１図の論理入力部１を、記憶セルのゲー
トにそのコレクタが接続された第１のトランジスタと、
該第１のトランジスタのベース（と固定電位間）にその
コレクタが接続された第２のトランジスタとで構成し、
上記第１のトランジスタのエミッタ、ベース及び第２の
トランジスタのベースをそれぞれ第１（Ｘ）、第２（ｙ
）及び第３（ｚ）の入力となしたものである。
トにそのコレクタが接続された第１のトランジスタと、
該第１のトランジスタのベース（と固定電位間）にその
コレクタが接続された第２のトランジスタとで構成し、
上記第１のトランジスタのエミッタ、ベース及び第２の
トランジスタのベースをそれぞれ第１（Ｘ）、第２（ｙ
）及び第３（ｚ）の入力となしたものである。
しかしながらこの発明は、３つの入力で「選択」と「デ
ータの書込み」を行ない、具体的にはＸ選択入力がデー
タ情報を兼ねているため、記憶セルの制御を行なう時に
、Ｘ選択入力が選択とデータを兼ねていることを意識す
る必要があるとともに、第２のトランジスタがマルチコ
レクタでコレクタが記憶セル対応に必要であるという、
設計上乃至は実装上の難点があるものであった。
ータの書込み」を行ない、具体的にはＸ選択入力がデー
タ情報を兼ねているため、記憶セルの制御を行なう時に
、Ｘ選択入力が選択とデータを兼ねていることを意識す
る必要があるとともに、第２のトランジスタがマルチコ
レクタでコレクタが記憶セル対応に必要であるという、
設計上乃至は実装上の難点があるものであった。
本発明の目的は、低消費電力動作を行ない、且つマトリ
ックス状に配列された際には独立にオン。
ックス状に配列された際には独立にオン。
オフの制御を行なうに際し、その制御を容易に行なうこ
とができるとともに、データ入力端子を共通化して簡素
化した記憶回路を提供するにある。
とができるとともに、データ入力端子を共通化して簡素
化した記憶回路を提供するにある。
この目的のため、本発明は、記憶セルを制御する入力部
をトランジスタと複数のダイオードとを以て構成し、記
憶セルをオン、オフ制御するにはトランジスタの順逆動
作を行なわせることによって行ない、また、保持状態は
トランジスタをカットオフさせることにより作り出すよ
うに、更にトランジスタのエミッタにダイオードあるい
はこれに準するものを接続して入力データ用の入力端子
とするとともに、トランジスタのベースに並列にダイオ
ードあるいはこれに準するものを接続して記憶セルの選
択用入力端子とする構成を特徴とするものである。
をトランジスタと複数のダイオードとを以て構成し、記
憶セルをオン、オフ制御するにはトランジスタの順逆動
作を行なわせることによって行ない、また、保持状態は
トランジスタをカットオフさせることにより作り出すよ
うに、更にトランジスタのエミッタにダイオードあるい
はこれに準するものを接続して入力データ用の入力端子
とするとともに、トランジスタのベースに並列にダイオ
ードあるいはこれに準するものを接続して記憶セルの選
択用入力端子とする構成を特徴とするものである。
以下、本発明を第５図から第８図により具体的に説明す
る前に、本発明の対象である記憶回路の概要を明らかに
しておく。
る前に、本発明の対象である記憶回路の概要を明らかに
しておく。
第３図はこのためのもので、記憶回路が記憶マ） ＩＪ
フラックス成している例である。
フラックス成している例である。
説明が既に述べたところと一部重複するか、この図中、
Ｍｉｊ（ｉ＝１〜３．ｊ＝１〜３、以下同じ）は記憶回
路、Ｘｉ、ｙｊは記憶回路Ｍｉｊの座標を選択する入力
（端子）、ＤＡＴＡは記憶回路Ｍｉｊに書込むオン、オ
フ情報のデータ入力（端子）、ＭＥは記憶マ） ＩＪフ
ラックス報を書込むか保持状態にするかを切分けを行な
う入力（端子）、あるいは複数のマトリックスを構成す
る際には単位マトリックスの選択入力（端子）ともなる
ものである。
Ｍｉｊ（ｉ＝１〜３．ｊ＝１〜３、以下同じ）は記憶回
路、Ｘｉ、ｙｊは記憶回路Ｍｉｊの座標を選択する入力
（端子）、ＤＡＴＡは記憶回路Ｍｉｊに書込むオン、オ
フ情報のデータ入力（端子）、ＭＥは記憶マ） ＩＪフ
ラックス報を書込むか保持状態にするかを切分けを行な
う入力（端子）、あるいは複数のマトリックスを構成す
る際には単位マトリックスの選択入力（端子）ともなる
ものである。
また、Ｑｉｊは記憶回路Ｍｉｊの出力（端子）である。
この記憶マトリックスを第４図々示の真理値表に従うよ
う動作させれば、各記憶回路Ｍｉｊを独立にオン、オフ
制御することができるのである。
う動作させれば、各記憶回路Ｍｉｊを独立にオン、オフ
制御することができるのである。
即ち、Ｘｉ、ｙｊで制御される記憶回路を選択し、ＤＡ
ＴＡでその選択された記憶回路のオン、オフを制御し、
また、ＭＥで単位マトリックスの選択をするようにすれ
ば、大容量の記憶マトリックスを少ない制御入力で容易
に制御できることは明らかである。
ＴＡでその選択された記憶回路のオン、オフを制御し、
また、ＭＥで単位マトリックスの選択をするようにすれ
ば、大容量の記憶マトリックスを少ない制御入力で容易
に制御できることは明らかである。
したがって、本発明の対象とする記憶回路はその入力部
に以上述べた制御入力の入力端子を少なくとも備えたも
のである。
に以上述べた制御入力の入力端子を少なくとも備えたも
のである。
以下、本発明を具体的に説明する。
先ず、第５図は、第３図々示の記憶マ） ＩＪソクスを
構成するに最適な記憶回路の構成例を示す。
構成するに最適な記憶回路の構成例を示す。
この記憶回路は、トランジスタＴ１、抵抗Ｒ１、ダイオ
ードＤ１〜Ｄ３から構成される制御入力部１と。
ードＤ１〜Ｄ３から構成される制御入力部１と。
ＰＮＰＮスイッチ（トランジスタＴ２ 、Ｔａ ）、抵
抗Ｒ２、レベルシフトダイオードＤ４から構成される記
憶セル２とからなり、Ｑは記憶セル２の出力端子である
。
抗Ｒ２、レベルシフトダイオードＤ４から構成される記
憶セル２とからなり、Ｑは記憶セル２の出力端子である
。
この記憶回路の機能動作は第４図々示の真理値表に従う
ものである。
ものである。
即ち、ＭＥ、ｘ。ｙの入力部てがＳ＄ １１１であると
、トランジスタＴ１のベースに抵抗Ｒ１を介して電流が
供給されることから記憶セル２に書込みが行なえるよう
になるのである。
、トランジスタＴ１のベースに抵抗Ｒ１を介して電流が
供給されることから記憶セル２に書込みが行なえるよう
になるのである。
もしも、このときにＤＡＴＡの入力が′ｌ Ｉ ＩＩで
あるとすれば、トランジスタＴ１のベース電流はそのコ
レクタを介して記憶セル２のＰベースに流れ込み、記憶
セル２はオンされる。
あるとすれば、トランジスタＴ１のベース電流はそのコ
レクタを介して記憶セル２のＰベースに流れ込み、記憶
セル２はオンされる。
ここで、Ｐベースとは、ＰＮＰＮスイッチを構成するト
ランジスタＴ３のベースを意味し、これはＰＮＰＮスイ
ッチのゲート端子に相当するものである。
ランジスタＴ３のベースを意味し、これはＰＮＰＮスイ
ッチのゲート端子に相当するものである。
一方、ＤＡＴＡの入力がＳ１０ ＩＩであるとすれば、
トランジスタＴ１は順方向動作をし、ＤＡＴＡの入力端
子へ電流を流し出し、記憶セル２のＰベースから電流を
引き出すので、記憶セル２はオフにされる。
トランジスタＴ１は順方向動作をし、ＤＡＴＡの入力端
子へ電流を流し出し、記憶セル２のＰベースから電流を
引き出すので、記憶セル２はオフにされる。
しかし、ＭＥ、ｘ、ｙの入力の何れか１つでもＳ′ＯＩ
Ｉであるとすれば、ＤＡＴＡの入力如何に拘らずトラン
ジスタＴ１のベース電流が供給されなくなるので、記憶
セル２には書込みが行なわれず前の状態を引き続き保持
する。
Ｉであるとすれば、ＤＡＴＡの入力如何に拘らずトラン
ジスタＴ１のベース電流が供給されなくなるので、記憶
セル２には書込みが行なわれず前の状態を引き続き保持
する。
このうち、特にｙの入力が１１０″′であるときには、
制御入力部１での電力消費がゼロとなり、記憶セル２も
オフ保持状態では電力消費はゼロとなることから低消費
電力動作の記憶回路が構成されることになる。
制御入力部１での電力消費がゼロとなり、記憶セル２も
オフ保持状態では電力消費はゼロとなることから低消費
電力動作の記憶回路が構成されることになる。
したがって、ＭＥ、ｘ、ｙの３人力は各々任意に選んで
もよいのであるが、トランジスタＴ１のベースにつなが
る人力が１１０ＩＩとなる割合が最も多くなるように構
成すれば、低消費電力化が図れる点で有利である。
もよいのであるが、トランジスタＴ１のベースにつなが
る人力が１１０ＩＩとなる割合が最も多くなるように構
成すれば、低消費電力化が図れる点で有利である。
この回路構成においては、記憶セル２をターンオフさせ
るのに、ダイオードＤ１とトランジスタＴ１の直列回路
でトランジスタＴ３のベース電流を引き出すので、ダイ
オードＤ１の順電圧降下とトランジスタＴ１のコレクタ
エミッタ間飽和電圧とは可能な限り小さいのが望ましい
。
るのに、ダイオードＤ１とトランジスタＴ１の直列回路
でトランジスタＴ３のベース電流を引き出すので、ダイ
オードＤ１の順電圧降下とトランジスタＴ１のコレクタ
エミッタ間飽和電圧とは可能な限り小さいのが望ましい
。
したがって、ダイオードＤ１としてはショットキバリヤ
ダイオードが有利であり、他のダイオードＤ２．Ｄ３も
同時にショットキバリヤダイオードにすると、非選択状
態の雑音余裕の点で有利である。
ダイオードが有利であり、他のダイオードＤ２．Ｄ３も
同時にショットキバリヤダイオードにすると、非選択状
態の雑音余裕の点で有利である。
また、雑音余裕を大きくする意味で、ｙの入力を抵抗と
レベルシフトダイオードとの直列回路を介してトランジ
スタＴ１のベースに接続するようにしてもよい。
レベルシフトダイオードとの直列回路を介してトランジ
スタＴ１のベースに接続するようにしてもよい。
次に、オン、オフの書込み動作がより高速に行なえる記
憶回路の回路構成について、第６図により説明する。
憶回路の回路構成について、第６図により説明する。
この第６図の回路構成においては、オン書込みを高速化
するために、ＤＡＴＡの入力端子に接続されたダイオー
ドＤ１に、逆並列にダイオードＤ５を接続するものであ
る。
するために、ＤＡＴＡの入力端子に接続されたダイオー
ドＤ１に、逆並列にダイオードＤ５を接続するものであ
る。
これによりＤＡＴＡの入力がＳ′Ｉ ＩＩでオン書込み
が行なわれるとき、トランジスタＴ１が逆トランジスタ
動作をすることから、ｙの入力からの電流の他にＤＡＴ
Ａの入力の側からの電流も記憶セル２に流し込まれるの
で高速化が図られるのである。
が行なわれるとき、トランジスタＴ１が逆トランジスタ
動作をすることから、ｙの入力からの電流の他にＤＡＴ
Ａの入力の側からの電流も記憶セル２に流し込まれるの
で高速化が図られるのである。
また、オフ書込みを高速化するには、記憶セル２を構成
するレベルシフトダイオードＤ４の代りにトランジスタ
Ｔ４を用い、更にダイオードＤ６を図示のように接続し
てトランジスタの飽和を防ぐことにより達成される。
するレベルシフトダイオードＤ４の代りにトランジスタ
Ｔ４を用い、更にダイオードＤ６を図示のように接続し
てトランジスタの飽和を防ぐことにより達成される。
このトランジスタＴ４とダイオードＤ６を用いた高速化
記憶セルの構成は、本出願人が先に出願（特願昭４９−
１４８６３７号）した内容のものである。
記憶セルの構成は、本出願人が先に出願（特願昭４９−
１４８６３７号）した内容のものである。
第６図々示の記憶回路の機能動作は、第５図図示の記憶
回路と同様筒４図々示の真理値表に従うが、出力Ｑは第
５図々示のようにトランジスタＴ２．Ｔ３から直接取り
出してもよく、または第６図々示のようにトランジスタ
Ｔ４から取り出してもよい。
回路と同様筒４図々示の真理値表に従うが、出力Ｑは第
５図々示のようにトランジスタＴ２．Ｔ３から直接取り
出してもよく、または第６図々示のようにトランジスタ
Ｔ４から取り出してもよい。
第７図は、ダイオードＤ１〜Ｄ３の代りにＰＮＰトラン
ジスタＴ、〜Ｔ７を用いた記憶回路の構成例である。
ジスタＴ、〜Ｔ７を用いた記憶回路の構成例である。
この構成例においても第４図々示の真理値表に従った機
能動作が得られるが、この場合には特にｙの入力が１′
１”で、ＤＡＴＡ、ｘ、ＭＥの入力が１１０ ＩＩであ
るときに、ＤＡＴＡ、ｘ 。
能動作が得られるが、この場合には特にｙの入力が１′
１”で、ＤＡＴＡ、ｘ、ＭＥの入力が１１０ ＩＩであ
るときに、ＤＡＴＡ、ｘ 。
ＭＥへの流出電流が小さくなるという利点を有す。
これは、ｙの入力から流れ込んだ電流はＰＮＰトランジ
スタＴ、〜Ｔ７のベース電流として、流れ出てくるため
、ＰＮＰトランジスタの電流増幅率が大きければ大きい
程に入力端子への流出電流は小さくなるからである。
スタＴ、〜Ｔ７のベース電流として、流れ出てくるため
、ＰＮＰトランジスタの電流増幅率が大きければ大きい
程に入力端子への流出電流は小さくなるからである。
ｙの入力が１１０ ＩＩであるときに制御入力部１の消
費電力がゼロになるのは前述の例と同様である。
費電力がゼロになるのは前述の例と同様である。
記憶セル２のオフ動作を確実にするためには、オン時に
おけるＰＮＰＮスイツチ（トランジスタＴ２ 、Ｔｓ
）のＰベース電位を高くするようにレベルシフトをして
やればよく、例えばダイオードＤ４とトランジスタＴ４
とを組合せた構成にするとよい。
おけるＰＮＰＮスイツチ（トランジスタＴ２ 、Ｔｓ
）のＰベース電位を高くするようにレベルシフトをして
やればよく、例えばダイオードＤ４とトランジスタＴ４
とを組合せた構成にするとよい。
また、ｘ、ＭＥがＳＳ ＯＩＩであるときの非選択雑音
余裕を増すためには第８図々示のように、ｙの入力とト
ランジスタＴ１との間に２個の直列インピーダンス素子
Ｒ１，Ｒ３を接続し、その接続中間点にダイオードＤ２
．Ｄ３を接続するようにしてもよい。
余裕を増すためには第８図々示のように、ｙの入力とト
ランジスタＴ１との間に２個の直列インピーダンス素子
Ｒ１，Ｒ３を接続し、その接続中間点にダイオードＤ２
．Ｄ３を接続するようにしてもよい。
この場合、ダイオードＤ２．Ｄ３はコレクタとベースと
を短絡したトランジスタを用いることもできる。
を短絡したトランジスタを用いることもできる。
以上述べた記憶回路を用いて第３図々示の記憶マトリッ
クスを構成するには、ＤＡＴＡの入力を除＜ＭＥ、ｘ、
ｙの３選択入力は任意にとってよく、また、ＤＡＴＡの
入力は各記憶回路のＤＡＴＡ入力を共通接続して１端子
にまとめるのが一般的な制御方法である。
クスを構成するには、ＤＡＴＡの入力を除＜ＭＥ、ｘ、
ｙの３選択入力は任意にとってよく、また、ＤＡＴＡの
入力は各記憶回路のＤＡＴＡ入力を共通接続して１端子
にまとめるのが一般的な制御方法である。
そして、その際にはトランジスタＴ１のエミッタを共通
接続し、ダイオードＤ１． Ｄ、またはトランジスタＴ
、はマトリックス当り１個のみで済むように構成すると
、構成素子の節約ができ、ＤＡＴＡの入力容量も小さく
できる。
接続し、ダイオードＤ１． Ｄ、またはトランジスタＴ
、はマトリックス当り１個のみで済むように構成すると
、構成素子の節約ができ、ＤＡＴＡの入力容量も小さく
できる。
更に、ダイオードＤ２ ｓ Ｄ３あるいはトランジスタ
Ｔ６．Ｔ７と並列にダイオードあるいはトランジスタを
接続して第２、第３のＭＥ（７）入力端子を増設すれば
、マトリックスの大容量化が容易に達せられることにな
る。
Ｔ６．Ｔ７と並列にダイオードあるいはトランジスタを
接続して第２、第３のＭＥ（７）入力端子を増設すれば
、マトリックスの大容量化が容易に達せられることにな
る。
以上詳細に説明したように、本発明は、記憶セルを制御
する入力部をトランジスタと複数のダイオードとを以て
構成し、記憶セルをオン、オフ制御するにはトランジス
タの順逆動作を行なわせることによって行ない、また、
保持状態はトランジスタをカットオフさせることにより
作り出すように、更にトランジスタのエミッタにダイオ
ードあるいはこれに準するものを接続して入力データ用
の入力端子とするとともに、トランジスタのベースに並
列にダイオードあるいはこれに準するものを接続して記
憶セルの選択用入力端子とする構成の記憶回路である。
する入力部をトランジスタと複数のダイオードとを以て
構成し、記憶セルをオン、オフ制御するにはトランジス
タの順逆動作を行なわせることによって行ない、また、
保持状態はトランジスタをカットオフさせることにより
作り出すように、更にトランジスタのエミッタにダイオ
ードあるいはこれに準するものを接続して入力データ用
の入力端子とするとともに、トランジスタのベースに並
列にダイオードあるいはこれに準するものを接続して記
憶セルの選択用入力端子とする構成の記憶回路である。
したがって、本発明によれば、マトリックス状に構成さ
れた記憶回路のオン、オフ制御が各々独立に行なうこと
ができ、しかも単位マ） ＩＪソックス選択端子がとれ
るので、大容量の記憶マトリックスを容易に制御するこ
ともできる。
れた記憶回路のオン、オフ制御が各々独立に行なうこと
ができ、しかも単位マ） ＩＪソックス選択端子がとれ
るので、大容量の記憶マトリックスを容易に制御するこ
ともできる。
また、構成トランジスタをオフ状態にすることにより保
持状態を作り出しているので記憶回路が低消費電力とな
っている。
持状態を作り出しているので記憶回路が低消費電力とな
っている。
そしてかかる本発明と前記公知例（特開昭５２−１２５
２４４号公報）との相違は、第１に、上記公知例におけ
る論理動作は第２のトランジスタのオン（飽和）／オフ
で行なっているためにオン時の動作遅延が犬であるとい
う難点を有するのに対し、本発明はダイオードのレベル
シフトで論理動作を行なっているために上記動作遅延も
小さく安定した動作をする点にある。
２４４号公報）との相違は、第１に、上記公知例におけ
る論理動作は第２のトランジスタのオン（飽和）／オフ
で行なっているためにオン時の動作遅延が犬であるとい
う難点を有するのに対し、本発明はダイオードのレベル
シフトで論理動作を行なっているために上記動作遅延も
小さく安定した動作をする点にある。
第２に、上記公知例では１つの入力が選択とデータを兼
ねているのに対し、本発明はｘ、ｙ。
ねているのに対し、本発明はｘ、ｙ。
ＭＥの３人力で選択をし、ＤＡＴＡでデータの入力情報
を与えているため、制御がきわめて容易であり、かつＤ
ＡＴＡ入力ダイオードは全記憶セルに共通に１個で可能
であるという効果を有する。
を与えているため、制御がきわめて容易であり、かつＤ
ＡＴＡ入力ダイオードは全記憶セルに共通に１個で可能
であるという効果を有する。
このように本発明は上記公知例に対し、特に動作、制御
及び構成の各点において改善が図られている。
及び構成の各点において改善が図られている。
第１図は、従来の２人力記憶回路図、第２図は、第１図
の２人力記憶回路の真理値表、第３図は、本発明による
記憶回路のマ） ＩＪラックス成図、第４図は、本発明
による記憶回路の真理値表、第５図から第８図は、本発
明による記憶回路の実施例である。 １・・・制御入力部、２・・・記憶セル、Ｔ１〜Ｔ７・
・・トランジスタ、Ｄ１〜Ｄ６・・・ダイオード、Ｒ１
−Ｒ３・・・抵抗。
の２人力記憶回路の真理値表、第３図は、本発明による
記憶回路のマ） ＩＪラックス成図、第４図は、本発明
による記憶回路の真理値表、第５図から第８図は、本発
明による記憶回路の実施例である。 １・・・制御入力部、２・・・記憶セル、Ｔ１〜Ｔ７・
・・トランジスタ、Ｄ１〜Ｄ６・・・ダイオード、Ｒ１
−Ｒ３・・・抵抗。
Claims (1)
- 【特許請求の範囲】 １ 情報を記憶するＰＮＰＮスイッチ構成の記憶セルと
、該セルの入力部に位置して３人力以上の情報で該セル
の記憶情報を制御する制御入力部とから構成される記憶
回路において、制御入力部を少なくとも１個のトランジ
スタと３個以上のダイオードとを以て構成し、上記トラ
ンジスタのコレクタは記憶セルの入力部に、ベースはイ
ンピーダンス素子を介して第１の入力端子に、またエミ
ッタは１端が第２の入力端子とされた逆並列接続の第１
、第２のダイオードの他端に各々接続され、上記第１、
第２のダイオード以外のダイオードは各々カソード側が
第３以上の入力端子とされるとともにアノードが上記ト
ランジスタのベースに並列的に接続される構成を特徴と
する記憶回路。 ２ 情報を記憶するＰＮＰＮスイッチ構成の記憶セルと
、該セルの入力部に位置して３人力以上の情報で該セル
の記憶情報を制御する制御入力部とから構成される記憶
回路において、制御入力部を少なくとも１個のトランジ
スタと２個以上のダイオードとを以て構成し、上記トラ
ンジスタのコレクタは記憶セルの入力部に、ベースは直
列接続の２個のインピーダンス素子を介して第１の入力
端子に、またエミッタはカソード側が第２の入力端子と
された第１のダイオードのアノードに各々接続され、上
記第１のダイオード以外のダイオードは各々カソード側
が第３以上の入力端子とされるとともに、アノードが上
記２個のインピーダンス素子の中間接続点に並列的に接
続される構成を特徴とする記憶回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52152896A JPS5815878B2 (ja) | 1977-12-21 | 1977-12-21 | 記憶回路 |
| US05/971,109 US4288862A (en) | 1977-12-21 | 1978-12-19 | Memory circuit |
| CA318,288A CA1114502A (en) | 1977-12-21 | 1978-12-20 | Memory circuit |
| DE2855342A DE2855342C2 (de) | 1977-12-21 | 1978-12-21 | Speicherschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52152896A JPS5815878B2 (ja) | 1977-12-21 | 1977-12-21 | 記憶回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116797A Division JPS5824877B2 (ja) | 1982-07-07 | 1982-07-07 | 記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5485644A JPS5485644A (en) | 1979-07-07 |
| JPS5815878B2 true JPS5815878B2 (ja) | 1983-03-28 |
Family
ID=15550490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52152896A Expired JPS5815878B2 (ja) | 1977-12-21 | 1977-12-21 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815878B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52125244A (en) * | 1976-04-14 | 1977-10-20 | Hitachi Ltd | Memory circuit |
-
1977
- 1977-12-21 JP JP52152896A patent/JPS5815878B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52125244A (en) * | 1976-04-14 | 1977-10-20 | Hitachi Ltd | Memory circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5485644A (en) | 1979-07-07 |
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