JPS5815812B2 - デ−タシヨリシステム - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理システム、特に時間経過に応じて
１ステツプずつ処理を進めてゆくデータ処理システムに
おいて、時間経過に伴なって予測された処理が現実に実
行されるか否かをチェックする機能をもうけると共に該
チェック機能を選択的に有効化するようにし、該有効化
指示が与えられたとき正しい処理が行なわれているか否
かをチェックするようにしたデータ処理システムに関す
るものである。

一般にデータ処理システムにおいては、情報（又はデー
タ）の転送に当ってエラー訂正コードやパリティ・ビッ
トなどの手法によって、転送情報の正当性を厳密にチェ
ックしている。

しかし、例えば一連の命令が正しく実行されつつあるか
については、プログラム・デパックの段階でチェックさ
れるが現実の処理進行中には殆んどチェックされていな
いのが現状である。

これは、例えばプログラムが異る毎に１つの命令の次に
実行される命令が異ることに起因しているものと考えら
れる。

またある命令の次に実行されるべき命令が命令カウンタ
によって順次歩進されたアドレスから読出される場合に
も、条件つき分岐などのために必らずしも次に実行され
るべき命令が１つのものに予測できないことに起因して
いるものと考えられる。

本発明は、上記点に拘らずプログラム作成過程で、少な
くとも時間経過に伴なって予測できる場合あるいは単一
のものに予測できないまでも可能性ある少数のものｔこ
的をしぼることができる場合、現実の処理の進行を逐次
チェックしてゆき、上記的をしぼり得ない場合当該チェ
ック機能を随時無効化し得るようにしたデータ処理シス
テムを提供することを目的としている。

そしてそのため本発明のデータ処理システムは時間経過
に応じて１ステツプずつ処理を進めてゆくデータ処理シ
ステムにおいて、あるステップの処理に対応した情報を
１ステツプあるいは複数ステップの間保持する状態情報
レジスタ、該状態情報レジスタの内容と現に実行するス
テップの処理に対応した複数個の情報とが供給される制
御チェック回路、および該制御チェック回路の機能の有
効化を指示する制御エラー・チェック情報が命令により
書替え可能に与えられる制御エラー・チェック情報格納
部をもうけ、該制御エラー・チェック情報格納部の予め
用意された内容にもとづき、上記制御チェック回路の機
能を有効化または無効化せしめ、有効化された状態時に
上記状態情報レジスタの内容と上記現に実行するステッ
プの処理に対応した複数個の情報のいずれかとの対応付
けを行ない処理進行の正当性をチェックするようにした
ことを特徴としている。

以下図面を参照しつつ説明する。第１図は本発明の一実
施例構成を示し、第２図および第３図は夫々第１図図示
の実施例の動作を説明する参考図。

第１図において、１は記憶装置、２はア、ドレス・デコ
ーダ、３はデータ・レジスタ、４は命令レジスタ、５は
アドレス・レジスタ、６は状態情報レジスタ、７は制御
チェック回路、８は制御エラー・チェック情報格納部、
９は予想状態情報格納部、Ｐｋｊ ＰＪＯ２ＰＪｌ ｚ
ＰＩ２は夫々状態情報（ある時間帯で実行される処理
に対応する情報）又は処理を夫々表わしている。

本発明の場合も、通常公知のデータ処理システムと同様
に、アドレス・レジスタ５の内容にもとツＤ 記憶装置
１の当該アドレスがアクセスされ、例えば命令がデータ
・レジスタ３にセットされる。

命令が読出された場合、該命令は命令レジスタ４にセッ
トされ、該命令レジスタ４の内容が解読されて該命令に
したがった処理が実行さ゛れる。

そして以下同様に１ステツプずつ読出された命令が命令
レジスタ４にセットされて実行されてゆく。

本実施例の場合、命令ワード中に制御エラー・チェック
情報格納部８および予測状態情報格納部９を用意してお
く。

そして上記制御エラー・チェック情報格納部８にはプロ
グラム作成時ｉこ、該命令レジスタ４にセットされた際
に後述の制御チェック回路７の機能を有効化せしめたい
場合例えば論理「１」を与え、一方該制却チェック回路
７の機能を無効化せしめたい場合論理「０」を与えるよ
うにする。

更に、上記制御チェック回路７の機能を有効化する場合
に後述する状態レジスタ６に保持されているであろう予
測される状態情報ＰＪＯ２ＰＪ１ｔＰＪ２を、予測状態
情報格納部９に格納しておくようにする。

命令レジスタ４の内容中における現に実行する処理に対
応した情報即ち状態情報Ｐｋは、当該処理が実行された
後に、状態レジスタ６に転送されて保持される。

図は先に実行された命令の状態情報Ｐｊｏが状態レジス
タ６にセットされている状態を表わしている。

令弟３図図示の如く処理Ｐｔ、Ｐｊｏ又はＰｊｘ又はＰ
Ｉ２．Ｐｋ 、ＰＩ 、Ｐｍ・・・・・・・・・と処理
が進行してゆくことが予測されるものとする。

この場合図示タイミングＨにおいて処理Ｐｋを実行する
とき、該処理ＰｋはタイミングＩにおいて処理Ｐｊ。

又はＰｊｌ又はＰＩ２のいずれか１つを実行した上で実
行されるべき処理であることが予測できる。

このため、プログラマは処理Ｐｋの命令を用意するとき
、予測状態情報格納部９に、上記予測状態情報を例えば
ＰＪｏ ｔ ｐＪ １ ｔ ｐＪ ２として書込んでお
く。

そして上記処理Ｐｋを実行するタイミングで処理進行の
正当性をチェックしたい場合、制御エラー・チェック情
報格納部８に論理「１」を書込んでおく。

第３図図示の如き処理が、現実には処理・・・・・・・
・・Ｐ＋ 、ＰＪＯ，Ｐｋと進行したものとすると、処
理Ｐｋが命令レジスタ４にセットされた時点で状態レジ
スタ６には処理Ｐｊｏが格納保持されている。

このため、状態レジスタ６の内容Ｐｊｏと命令レジスタ
４における予想状態情報格納部ＰＪｏ ｊ ＰＪ １
ｔＰｊ２とが夫々制御チェック回路７に導ひかれ、制御
チェック回路７では前者内容（Ｐｊｏ）が後者内容（Ｐ
ＪＯｔ ＰＪ１＋ ＰＩ２）内に存在するか否かをチェ
ックする。

一方制御チェック回路７には、命令レジスタ４における
制御エラー・チェック情報格納部８の内容即ち論理「１
」が与えられ、上記チェック結果を出力するよう番こす
る。

上記設定例の場合、処理は正当に進行していることから
、制御チェック回路７はエラーを出力しない。

しかし、その時点において状態レジスタ６の内容が処理
Ｐｊｏ又はＰｊｌ又はＰｊｚ以外のものであれば、制御
チェック回路７はエラーを出力する。

第２図は、記憶装置上のある番地からある番地までのデ
ータ・チャネル・リセット・ルーチン（データ・チャネ
ルがレディ・スティタスとなるのを待ってコンブリージ
ョン・トラップ・フリップ・フロップをリセットするル
ーチン）のフローチャートを概念的）こ表わしている。

この場合一般には、どのような処理にもとづいて、当該
ルーチンに入るのかを予測し得ない。

このため、該ルーチンにおける先頭の命令（ムーブ）の
処理を実行する場合、該ムーブ命令中の制（財）エラー
・チェック情報格納部８には論理「０」を与えておく。

そして該ムーブ命令が実行される場合、制御チェック回
路７のチェック機能を無効にし、不必要にエラーが出力
されないようにする。

しかし、以後の１１０待ち以降の処理は、予めプログラ
マが予測することができ、また条件分岐が生じてもある
限られた範囲内に的をしぼることができる。

このため、これら各命令には制御エラー・チェック情報
格納部８に論理「１」を与え、予測状態情報格納部９に
は当該命令に先行する処理に対応した情報を書込んでお
く。

即ち、各命令が実行される毎に先行する処理とのチェッ
クを行なってゆくようにする。

なお、この場合必らずしも１つ１つ命令毎にチェックを
行なうようにすることは必要でなく、あるまとまった命
令集団の初めにおいてチェックするだけで足りる。

即ちページアドレス方式の場合、例えばページが変わる
たび毎にチェックを行なうようにし、上記状態情報Ｐｋ
、Ｐｊｏ、・・・・・・などとしてページ・アドレスを
与えておくこともできる。

またマイクロプログラム制御のシステムの場合、各マイ
クロ命令毎にチェックを行なってもよく、マクロ命令毎
に対応させてチェックを行なってもよい。

以上説明した如く、本発明によれば、処理の進行をプロ
グラマが予測できる限ぎり、制御エラー・チェック情報
を論理「１」にして現実に実行されてゆく処理の進行を
チェックしてゆくことが可能であり、また必要に応じて
チェックせしめたりチェックせしめないようにすること
が可能で、制御チェック回路７がエラー出力を発生した
ときをもって現実に発生した処理進行誤りを正しくチェ
ックすることができる。

なお、本発明にいう「処理に対応した情報」とは、ある
時間帯に実行される処理を代表できる情報であればよく
、必らずしも１つの処理に１対１に対応する情報である
ことを要しない。

即ち例えばアドレスの情報そのものであってもよく、ペ
ージ・アドレスの如くひとかたまりのアドレスに対応す
るアドレス情報であってもよく、アドレス・カウンタの
全ビットあるいは一部ビットの内容であってもよい。

更に例えばパリティ・ビットの如くある処理内容に付随
して支えられる情報であってもよい。

【図面の簡単な説明】

第１図は本発明の一実施例構成を示し、第２図および第
３図は夫々第１図図示の実施例の動作を説明する参考図
を示す。 図中、１は記憶装置、４は命令レジスタ、６は状態情報
レジスタ、７は制御チェック回路、８は制御エラー・チ
ェック情報格納部を表わす。

Claims (1)

【特許請求の範囲】
1. １ 時間経過に応じて１ステツプずつ処理を進めてゆく
   データ処理システムにおいて、あるステップの処理に対
   応した情報を１ステツプあるいは複数ステップの間保持
   する状態情報レジスタ、該状態情報レジスタの内容と現
   に実行するステップの処理に対応した複数個の情報とが
   供給される制御チェック回路、および該制御チェック回
   路の機能の有効化を指示する制御エラー・チェック情報
   が命令により書替え可能に与えられる制御エラー・チェ
   ック情報格納部をもうけ、該制御エラー・チェック情報
   格納部の予め用意された内容にもとづき、上記制御チェ
   ック回路の機能を有効化または無効化せしめ、有効化さ
   れた状態時に上記状態情報レジスタの内容と上記現に実
   行するステップの処理に対応した複数個の情報のいずれ
   かとの対応付けを行ない処理進行の正当性をチェックす
   るようにしたことを特徴とするデータ処理システム。