JPS5815806B2 - Initial value setting method for information processing equipment - Google Patents
Initial value setting method for information processing equipmentInfo
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- JPS5815806B2 JPS5815806B2 JP55134435A JP13443580A JPS5815806B2 JP S5815806 B2 JPS5815806 B2 JP S5815806B2 JP 55134435 A JP55134435 A JP 55134435A JP 13443580 A JP13443580 A JP 13443580A JP S5815806 B2 JPS5815806 B2 JP S5815806B2
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- flip
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Description
【発明の詳細な説明】
本発明は情報処理装置における初期値設定方式に関し、
主として電子式卓上計算機における記憶回路のオートク
リア回路を対象とする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an initial value setting method in an information processing device.
The main target is the auto-clear circuit of the memory circuit in electronic desktop calculators.
電子式卓上計算機等においては、フリップフロップ回路
等により構成された記憶回路を有するものである。Electronic desktop calculators and the like have memory circuits made up of flip-flop circuits and the like.
これらのフリップフロップ回路にあっては、電源投入時
tこおいて記憶値が定まらず、このため電源投入時にお
ける無意味な記憶内容をいったんクリアしてから計算を
行なう必要がある。In these flip-flop circuits, the stored value is not determined at the time the power is turned on, and therefore it is necessary to clear the meaningless stored contents at the time the power is turned on before performing calculations.
そこで、本願発明者等により、電源投入時に自動的に記
憶回路の内容をクリアする発明が既になされた。Therefore, the inventors of the present application have already made an invention in which the contents of the memory circuit are automatically cleared when the power is turned on.
この発明は、電源投入時に先ず一方の値に安定するフリ
ップフロップ回路の出力信号をクリア信号として所定の
記憶回路に直接供給するとともに、最初に押したキー人
力信号によって上記フリップフロップ回路を反転させク
リア信号の解除を行ない上記キー人力信号を入力しよう
とするものである。In this invention, when the power is turned on, the output signal of the flip-flop circuit, which is stabilized at one value, is directly supplied as a clear signal to a predetermined memory circuit, and the flip-flop circuit is inverted and cleared by the human input signal of the first key pressed. The purpose is to cancel the signal and input the above-mentioned key manual signal.
これは、従来の手動的にクリア信号を発生させる部分を
自動的に行なうようにするとともに、上記フリップフロ
ップ回路を絶縁ゲート形電界効果トランジスタ(以下、
MISFETと称す)で構成することにより、1チツプ
半導体集積回路に構成された電子式卓上計算機の上記半
導体集積回路内にクリア信号発生回路を内蔵しようとす
るものである。This automatically replaces the conventional manual clear signal generation part, and also replaces the flip-flop circuit with an insulated gate field effect transistor (hereinafter referred to as
This is intended to incorporate a clear signal generating circuit into the semiconductor integrated circuit of an electronic desk calculator configured as a one-chip semiconductor integrated circuit.
上記オートクリア回路をP L A(Programb
leLogi c Array )方式の電子式卓上計
算機に適用した要部−例を第2図に示す。The above auto clear circuit is PLA (Program).
FIG. 2 shows an example of the main part applied to an electronic desktop calculator using the Logic Array method.
このPLAは、ディジタルシステムにおけるシステム制
御が単純化された回路で実現でき、それに伴なう部品点
数の削減によるコスト低下が図られる。In this PLA, system control in a digital system can be realized with a simplified circuit, and costs can be lowered by reducing the number of parts accordingly.
このシステム制御は、アドレスレジスタ2が指定したア
ドレス情報を固定記憶回路3に供給し、この固定記憶回
路3の出力、例えば出力R2によりXレジスタ4を指定
し、ANDゲートAG4を開いて加算器からのi報AD
DをXレジスタ4にセットするとともに、次のステップ
のアドレス情報A1〜A8を上記アドレスレジスタ2に
送出して動作シーケンスを進めて行くものである。This system control involves supplying the address information specified by the address register 2 to the fixed memory circuit 3, specifying the X register 4 by the output of the fixed memory circuit 3, for example, the output R2, and opening the AND gate AG4 to input the address information from the adder. i-ho AD
D is set in the X register 4, and address information A1 to A8 of the next step is sent to the address register 2 to advance the operation sequence.
このようなディジタルシステムにあっては、電源投入後
演算開始前にその記憶内容がクリアされていなければな
らない各種の記憶回路を有する。Such digital systems include various memory circuits whose memory contents must be cleared before starting calculations after power is turned on.
例えば、Xレジスタ4、Xレジスタ5、Zレジスタ、M
レジスタ(図示せず)、四則計算の種類を記憶させるコ
ンデイショナル・フリップフロップ6およびアドレスレ
ジスタ2等がそれである。For example, X register 4, X register 5, Z register, M
These include a register (not shown), a conditional flip-flop 6 for storing the types of four arithmetic calculations, and an address register 2.
従来は、これら各種記憶回路に、電源投入時に先ず一方
の値に安定するフリップフロップ回路の出力Qを印加し
て無意味な記憶内容をクリアするものであった。Conventionally, when the power is turned on, the output Q of a flip-flop circuit, which is stabilized at one value, is first applied to these various storage circuits to clear meaningless stored contents.
すなわち、フリップフロップ6にはリセット人力RにO
Rゲ゛−ト回路0G1o′を通してクリア信号を印加し
て上記フリップフロップ6をリセットし、シフトレジス
タで構成されたXレジスタ゛4、Yレジスタ等には、帰
還ループを構成するANDゲート回路AG1゜AG3に
それぞれクリア信号を印加して、この帰還ループを断つ
ことにより記憶内容をクリアし、RSフリップフロップ
により構成されたアドレスレジスタ2には、クリア信号
を各桁共通に入力し、初期値を設定するものである。In other words, the flip-flop 6 is reset by human power R and O.
A clear signal is applied through the R gate circuit 0G1o' to reset the flip-flop 6, and the X register 4, Y register, etc., which are constituted by shift registers, are connected to AND gate circuits AG1 and AG3 forming a feedback loop. The memory contents are cleared by applying a clear signal to each digit to break this feedback loop, and the clear signal is commonly input to each digit of the address register 2, which is composed of an RS flip-flop, to set an initial value. It is something.
なお、上記フリップフロップ回路1は、同図に示すよう
に、負荷用MISFETM3をディプレッション型MI
SFETとし、一方負荷用MISFETM1をエンハン
スメント型のMISFETとすることにより、電源投入
時において駆動M I S F ETM2のゲート電圧
が先にそのしきい値電圧に到達するため、このMISF
ETM2が先にONするように安定するものである。Note that, as shown in the figure, the flip-flop circuit 1 has a load MISFET M3 as a depletion type MISFET.
SFET, and by making the load MISFET M1 an enhancement type MISFET, the gate voltage of the drive MISFET M2 reaches its threshold voltage first when the power is turned on, so this MISF
It is stabilized so that ETM2 turns on first.
また、他の例としては、駆動MISFETM2のしきい
値電圧をMISFETM4のそれより小さくすることに
よっても上記同様の動作が行なわれ得る。Further, as another example, the same operation as described above can be performed by making the threshold voltage of the driving MISFET M2 smaller than that of the MISFET M4.
しかし、上記のように自動的に、又は手動的にクリア信
号を発生させ、このクリア信号を電源投入時にクリアす
べき記憶回路に直接供給する従来のようなりリア方式に
あっては、信号を供給する信号線を必要とし、配線が複
雑化するという問題及び回路素子数が比較的釜(なるゲ
ート回路NO1゜NO2を必要とするという問題を有す
る。However, in the conventional rear system where a clear signal is automatically or manually generated as described above and this clear signal is directly supplied to the memory circuit to be cleared when the power is turned on, the signal is not supplied. The problem is that the wiring becomes complicated and that the number of circuit elements is relatively large (gate circuits NO1 and NO2 are required).
そこで、本願発明者等においては、電子式卓上計算機等
におけるオートクリア動作等の初期値を設定するにあた
り、配線の簡素化等のためPLA方式を利用することを
考えた。Therefore, the inventors of the present invention considered using the PLA method to simplify wiring and the like when setting initial values for auto-clear operations in electronic desktop calculators and the like.
したがって、本発明の目的とするところは、PLA方式
によりシステム制御される情報処理装置における初期値
設定用回路の簡素化を図ることにある。Therefore, it is an object of the present invention to simplify the initial value setting circuit in an information processing apparatus that is system-controlled by the PLA method.
以下、実施例にそって図面を参照し、本発明を具体的に
説明する。Hereinafter, the present invention will be specifically explained with reference to the drawings along with examples.
第1図は本発明を電子式卓上計算機のオートクリア動作
に適用した場合の要部−例を示す回路図である。FIG. 1 is a circuit diagram showing an example of a main part when the present invention is applied to an auto-clear operation of an electronic desktop calculator.
本発明は、同図に示すように、電源投入時に先ず一方の
値に安定する前記第2図の構成と同様な構成のフリップ
フロップ回路1の出力QをORゲート回路OG、〜OG
6を通してアドレスレジスタ2の下位2桁を除く他の桁
F4〜F1□8に印加する。As shown in the figure, the present invention provides an output Q of a flip-flop circuit 1 having a configuration similar to that of FIG.
6 to the other digits F4 to F1□8 of the address register 2 except for the lower two digits.
これによりアドレスレジスタ2の上位6桁の初期値を固
定することができる。This allows the initial value of the upper six digits of address register 2 to be fixed.
この桁F4〜F1□8を例えば1′′に固定するとすれ
ば、下位の2桁F1.F2は電源投入時にどの値に安定
するか不定であるから、アドレスレジスタ2が指定する
番地は、252〜255番地のいずれか一つとなる。If these digits F4 to F1□8 are fixed to 1'', the lower two digits F1. Since the value of F2 stabilized at power-on is uncertain, the address designated by address register 2 is one of addresses 252 to 255.
そこで、クリア信号が解除されるまで、この252〜2
55番地を繰り返して指定するようにし、これらの番地
に所定の記憶回路をクリアするプログラムを入れておけ
ば、所定の記憶回路の内容をクリアすることができる。Therefore, until the clear signal is released, these 252 to 2
By repeatedly specifying address 55 and installing a program for clearing a predetermined memory circuit at these addresses, the contents of the predetermined memory circuit can be cleared.
このクリア動作は、以下の動作により行なわれる。This clearing operation is performed by the following operation.
例えば、Xレジスタ5の記憶内容をすべて0″にクリア
するときは、アドレスレジスタ2が252番地を指定す
ることにより、このアドレス情報が入力される固定記憶
回路(ROM)3の出力R1を、Xレジスタ5の帰還ル
ープを構成するゲート回路AG1に印加し、この帰還ル
ープを断つことにより行なわれる。For example, when clearing all the stored contents of the X register 5 to 0'', the address register 2 specifies address 252, and the output R1 of the fixed memory circuit (ROM) 3 into which this address information is input is set to This is done by applying the voltage to the gate circuit AG1 forming the feedback loop of the register 5 and breaking this feedback loop.
また、フリップフロップ6については、上記同様に、ア
ドレスレジスタ2が253番地を指定することによって
、固定記憶回路3の出力μ0を導出し、この出力μ0を
上記フリップフロップFのリセット入力Hに印加する。Further, regarding the flip-flop 6, the address register 2 designates address 253 in the same manner as above, thereby deriving the output μ0 of the fixed memory circuit 3, and applying this output μ0 to the reset input H of the flip-flop F. .
また、その出力が表示装置に送出されるXレジスタ4に
ついては、最下位の桁のみ0を表示させ、他の桁に12
を入力するような場合、アドレスレジスタ2の指定する
254番地により、固定記憶回路3からANDゲートA
G4を開くような出力信号R2を得るとともに、加算器
(図示せず)に制御信号を送り、ここで12の情報を形
成し、この情報を上記ゲート回路AG4を通して最下位
の桁を除く他のすべての桁に12の情報をセットし、最
下位の桁については、上記加算器から0の情報を入力す
るようにする。In addition, regarding the X register 4 whose output is sent to the display device, only the lowest digit is displayed as 0, and the other digits are 12
, the AND gate A is input from the fixed memory circuit 3 at address 254 specified by the address register
While obtaining an output signal R2 that opens G4, a control signal is sent to an adder (not shown), which forms 12 pieces of information, and this information is passed through the gate circuit AG4 to other digits except the least significant digit. Information of 12 is set in all digits, and information of 0 is inputted from the adder for the lowest digit.
以下、255番地では、他のレジスタ、例えばZレジス
タ等を上記同様にクリアする。Thereafter, at address 255, other registers, such as the Z register, are cleared in the same manner as above.
次に、最初に押したキー人力がORゲート回路OG7を
通してフリップフロップ回路1のリセット人力Rに印加
されると、このフリップフロップ回路1は反転し、クリ
ア信号が解除される。Next, when the first pressed key force is applied to the reset force R of the flip-flop circuit 1 through the OR gate circuit OG7, the flip-flop circuit 1 is inverted and the clear signal is released.
このクリア信号が解除されることにより−、アドレスレ
ジスタには、固定記憶回路3の指定するアドレス情報が
入力されるため、上記クリア動作のプログラムループか
ら抜け、所定のシステム制御のためのプログラム番地に
ジャンプする。When this clear signal is released, the address information designated by the fixed memory circuit 3 is input to the address register, so the program exits from the program loop of the clearing operation and the program address for predetermined system control is entered. Jump.
以上説明したような本発明によれば、従来のように、直
接記憶回路にクリア信号を印加せず、PLA方式による
システム制御のためのクリア動作を利用するものである
ため、各記憶回路にクリア信号を供給するための信号線
が不用となり配線の簡素化が図られる。According to the present invention as described above, unlike in the past, a clear signal is not directly applied to the memory circuit, but instead a clear signal is used for system control using the PLA method. A signal line for supplying signals is unnecessary, and wiring can be simplified.
第2図のような構成のフリップフロップ回路1は、電源
投入時の状態設定のために負荷用MISFETM1.M
3の相互もしくは、駆動用MISFETM1. M4の
相互の特性を変えるだけで良く、他にコンデンサのよう
な半導体集積回路化しにくい回路素子を含まない。The flip-flop circuit 1 having the configuration as shown in FIG. 2 has a load MISFET M1. M
3 mutual or driving MISFET M1. It is only necessary to change the mutual characteristics of M4, and it does not include any other circuit elements such as capacitors that are difficult to integrate into a semiconductor integrated circuit.
従って、第1図の実施例の全体の回路は、容易に1チツ
プ半導体集積回蕗として構成することができる。Therefore, the entire circuit of the embodiment of FIG. 1 can be easily constructed as a one-chip semiconductor integrated circuit.
本発明は前記実施例に限定されず、他の種々の実施形態
を採ることができる。The present invention is not limited to the above-mentioned embodiments, and can take various other embodiments.
例えば、記憶回路をクリアするためのプログラムステッ
プ数、および番地はそのシステムに応じて任意に設定す
ればよい。For example, the number of program steps and address for clearing the memory circuit may be set arbitrarily depending on the system.
また、本発明は、オートクリア動作の他、Xレジスタの
初期値を設定する場合のように、そのシステムの要求に
応じた初期値を設定するものであってもよいことはいう
までもない。Moreover, it goes without saying that the present invention may be configured to set an initial value in accordance with the requirements of the system, such as in the case of setting the initial value of the X register, in addition to the auto-clear operation.
本発明は、PLA方式でシステム制御される電子式卓上
計算機等の情報処理装置における初期値設定方式として
広く利用できる。INDUSTRIAL APPLICABILITY The present invention can be widely used as an initial value setting method in information processing devices such as electronic desktop calculators that are system-controlled using the PLA method.
第1図は本発明の要部−例を示す回路図であり、第2図
は本願出願人の先願に係るオートクリア回路を説明する
ための回路図である。
1・・・・・・フリップフロップ回路、2・・・・・・
アドレスレジスタ、3・・・・・・固定記憶回路、4・
・・・・・Xレジスタ、5・・・・・・Xレジスタ、6
・・・・・・フリップフロップ回路。FIG. 1 is a circuit diagram showing an example of the main part of the present invention, and FIG. 2 is a circuit diagram for explaining an auto-clear circuit according to an earlier application of the applicant of the present invention. 1...Flip-flop circuit, 2...
Address register, 3...Fixed memory circuit, 4.
...X register, 5...X register, 6
...Flip-flop circuit.
Claims (1)
憶回路と、上記固定記憶回路から出力される次のプログ
ラムステップ情報を受けるとともに上記固定記憶回路に
プログラムステップ情報ヲ出力するアドレスレジスタと
、上記固定記憶回路から出力されるプログラム情報(こ
よって制御される複数の記憶回路とを含む情報処理装置
における初期値設定方式において、ゲートとドレインが
交差接続された一対の駆動用絶縁ゲート形電界効果トラ
ンジスタと上記駆動用絶縁ゲート形電界効果トランジス
タのドレインに接続された一対の負荷手段を含み上記一
対の負荷手段もしくは上記一対の駆動用絶縁ゲート形電
界効果トランジスタの特性が互いに異なるようにされて
いることによって電源投入時に一方の状態に安定し所定
レベルの信号を出力するフリップフロップ回路と、電源
投入後に上記フリップフロップ回路を他方の状態にさせ
る回路と、上記フリップフロップ回路からの上記所定レ
ベルの信号を受けることにより上記アドレスレジスタの
所定のビットを強制的に予め定めたレベルにするゲート
回路を使用し、上記ゲート回路に入力される上記所定レ
ベルの信号によって上記アドレスレジスタから上記複数
の記憶回路の内容を初期値にするプログラムステップ情
報を出力させるようにしてなることを特徴とする情報処
理装置における初期値設定方式。1 a fixed memory circuit that stores a program for information processing; an address register that receives the next program step information output from the fixed memory circuit and outputs the program step information to the fixed memory circuit; In an initial value setting method for an information processing device including program information output from a memory circuit (and a plurality of memory circuits controlled thereby), a pair of driving insulated gate field effect transistors whose gates and drains are cross-connected; A pair of load means connected to the drain of the driving insulated gate field effect transistor is included, and the characteristics of the pair of load means or the pair of driving insulated gate field effect transistors are different from each other. a flip-flop circuit that stabilizes in one state and outputs a signal at a predetermined level when the power is turned on; a circuit that changes the flip-flop circuit to the other state after the power is turned on; and a circuit that receives the signal at the predetermined level from the flip-flop circuit. By using a gate circuit that forcibly sets a predetermined bit of the address register to a predetermined level, the contents of the plurality of storage circuits are read from the address register by a signal of the predetermined level that is input to the gate circuit. An initial value setting method for an information processing device, characterized in that program step information to be used as an initial value is output.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55134435A JPS5815806B2 (en) | 1980-09-29 | 1980-09-29 | Initial value setting method for information processing equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55134435A JPS5815806B2 (en) | 1980-09-29 | 1980-09-29 | Initial value setting method for information processing equipment |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1258175A Division JPS5444535B2 (en) | 1975-01-31 | 1975-01-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5650423A JPS5650423A (en) | 1981-05-07 |
JPS5815806B2 true JPS5815806B2 (en) | 1983-03-28 |
Family
ID=15128298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55134435A Expired JPS5815806B2 (en) | 1980-09-29 | 1980-09-29 | Initial value setting method for information processing equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5815806B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4535251A (en) * | 1982-12-21 | 1985-08-13 | International Rectifier Corporation | A.C. Solid state relay circuit and structure |
JPS60117667A (en) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | Thyristor device |
JP2008043421A (en) * | 2006-08-11 | 2008-02-28 | Koyo Sangyo Co Ltd | First-aid adhesive tape |
-
1980
- 1980-09-29 JP JP55134435A patent/JPS5815806B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5650423A (en) | 1981-05-07 |
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