JPS58155592A - デイジタル情報の処理方式 - Google Patents
デイジタル情報の処理方式Info
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- JPS58155592A JPS58155592A JP58018368A JP1836883A JPS58155592A JP S58155592 A JPS58155592 A JP S58155592A JP 58018368 A JP58018368 A JP 58018368A JP 1836883 A JP1836883 A JP 1836883A JP S58155592 A JPS58155592 A JP S58155592A
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- JP
- Japan
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- capacitor
- bit
- charges
- switch
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｎビット構成ディジタル情報のデータ処理方式
に関する。
に関する。
従来コンデンサに蓄電されている電荷の有無を二進符号
の“０１または１１１にそれぞれ対応させ記憶せしめる
ことは公知である。この記憶方式によるコンデンサ記憶
素子はそれぞれに１ビツトずつを記憶することとなるの
で、多くのど、ト数で構成される一つのディジタル情報
を記憶させようとすればコンデンサ記憶素子の数は膨大
なものとなり、記憶装置を大型化することは避けられな
いＯ 本発明の目的は上記の情況に鑑み、ｎビット配列を一単
位としてコンデンサ記憶素子に記憶させるに適するよう
にｎビット構成ディジタル情報をデータ処理する方式を
提供することである。
の“０１または１１１にそれぞれ対応させ記憶せしめる
ことは公知である。この記憶方式によるコンデンサ記憶
素子はそれぞれに１ビツトずつを記憶することとなるの
で、多くのど、ト数で構成される一つのディジタル情報
を記憶させようとすればコンデンサ記憶素子の数は膨大
なものとなり、記憶装置を大型化することは避けられな
いＯ 本発明の目的は上記の情況に鑑み、ｎビット配列を一単
位としてコンデンサ記憶素子に記憶させるに適するよう
にｎビット構成ディジタル情報をデータ処理する方式を
提供することである。
本発明によるディジタル情報の処理方式は、ｎビットの
ディジタル情報の組み合せをそれぞれ異なる電荷量に対
応させ、上記ｎビットの情報の内容に応じた量の電荷量
を上記ディジタル情報によって制御される被数のスイッ
チ素子を介して取り出すようＫしたものである。
ディジタル情報の組み合せをそれぞれ異なる電荷量に対
応させ、上記ｎビットの情報の内容に応じた量の電荷量
を上記ディジタル情報によって制御される被数のスイッ
チ素子を介して取り出すようＫしたものである。
本発明によれば、ｎビット構成ディジタル情報はｎビ、
ト配列を一単位としてに個のコンデンサ記憶素子に記憶
せしめるに好適なアナログ量に変換されるので、コンデ
ンサ記憶素子数は著しく低減され、小型のダイナミック
型記憶装置の実現が可能となる。よって本発明は高密度
なデータ処理を可能とする。
ト配列を一単位としてに個のコンデンサ記憶素子に記憶
せしめるに好適なアナログ量に変換されるので、コンデ
ンサ記憶素子数は著しく低減され、小型のダイナミック
型記憶装置の実現が可能となる。よって本発明は高密度
なデータ処理を可能とする。
次に本発明について図面を参照して説明する。
ｔＩｈ１図は２ビツト構成デイジタル情報の一時記憶を
例とする本発明の原理説映図で、スイッチｓ１、ｓ、
ｓ ｓ、 、Ｅなる起電力を持つ４個の直流１．源、Ｃ
たる静電容量を持つ１個のコンデンサＣ０及び直流電圧
計■。とを含む。図中一点か線で囲んだ部分Ｗ１は書き
込み部、Ｒ１は読み出し部をそれぞれ示し、情報の書き
込み及び読み出しをする際に必帯な２ビット配列と電、
荷量との対応関係を第１表に表わして（・る。ここで電
荷量ｑをＱ＝ＣＢとし、コンデンサＣ６には１時間で０
．５ｑの電荷漏れがあると仮定して（・る。
例とする本発明の原理説映図で、スイッチｓ１、ｓ、
ｓ ｓ、 、Ｅなる起電力を持つ４個の直流１．源、Ｃ
たる静電容量を持つ１個のコンデンサＣ０及び直流電圧
計■。とを含む。図中一点か線で囲んだ部分Ｗ１は書き
込み部、Ｒ１は読み出し部をそれぞれ示し、情報の書き
込み及び読み出しをする際に必帯な２ビット配列と電、
荷量との対応関係を第１表に表わして（・る。ここで電
荷量ｑをＱ＝ＣＢとし、コンデンサＣ６には１時間で０
．５ｑの電荷漏れがあると仮定して（・る。
第１表
例えば′ｌＯ１′を書き込みさせるには、スイ。
チＳ、と８．を閉じ、コンデンサｃｏを３Ｅの起電力で
充電して３ｑの電荷量を蓄電させ、その後にスイッチ８
．と８．を開くと書き込みは終了する。
充電して３ｑの電荷量を蓄電させ、その後にスイッチ８
．と８．を開くと書き込みは終了する。
読み出しをするには、書き込み終了後１時間以内にスイ
ッチＳ、を閉じ、直流電圧計■ｏでコンデンサＣ・の両
端電圧を検出することによって書き込まれ曵いた”１０
”を読み出すことができる。
ッチＳ、を閉じ、直流電圧計■ｏでコンデンサＣ・の両
端電圧を検出することによって書き込まれ曵いた”１０
”を読み出すことができる。
第２図は同じく３ビ、ト構成ディジタル情報の一時記憶
を例とした場合の原理説明図で、スインｆＳ、、８９
ｓ ｓ、 ｓ ｓ、、ｓ、 ｓ ８ｍ 、Ｅなる起電力
を持つ３個の直流電源、Ｃなる静電容量をもつ２個のコ
ンデンサＣＩ％Ｃ２及び２個の直流電圧計■０、■、と
をそれぞれ含む。
を例とした場合の原理説明図で、スインｆＳ、、８９
ｓ ｓ、 ｓ ｓ、、ｓ、 ｓ ８ｍ 、Ｅなる起電力
を持つ３個の直流電源、Ｃなる静電容量をもつ２個のコ
ンデンサＣＩ％Ｃ２及び２個の直流電圧計■０、■、と
をそれぞれ含む。
前記と同様にして一点拳線で囲んだ部分＆を書き込み部
、Ｒ２を読出し部とするものである。３ビット配列の場
合における電荷量の組み合せと記憶情報との対応関係を
第２表に示す。
、Ｒ２を読出し部とするものである。３ビット配列の場
合における電荷量の組み合せと記憶情報との対応関係を
第２表に示す。
第２表
；
シ
例えば”１０１ ”の書き込みをするには、スイッチＳ
４と８６を閉じ、コンデンサＣＩを３Ｅの起電力で充電
して３ｑの電荷量を蓄電させ、その後にスイッチＳ４．
８６を開く。次にスイッチＳ、とＳ、を閉じコンデンサ
Ｃ２をＥの起電力で充電してｌｑの電荷量を蓄電させ、
その後にスイッチＳ、と８．を開くと書き込みは終了す
る。読み出しをするには、書き込み終了後Ｔ時間以内に
スイッチ８．と八を閉じ直流電圧計■１、■、でコンデ
ンサＣ０、Ｃ８の両端電圧３Ｅ〜２．５Ｅ、ＩＥ〜０．
５Ｅを検出することによって書き込まれていた”１０１
”を読み出すことができる。
４と８６を閉じ、コンデンサＣＩを３Ｅの起電力で充電
して３ｑの電荷量を蓄電させ、その後にスイッチＳ４．
８６を開く。次にスイッチＳ、とＳ、を閉じコンデンサ
Ｃ２をＥの起電力で充電してｌｑの電荷量を蓄電させ、
その後にスイッチＳ、と８．を開くと書き込みは終了す
る。読み出しをするには、書き込み終了後Ｔ時間以内に
スイッチ８．と八を閉じ直流電圧計■１、■、でコンデ
ンサＣ０、Ｃ８の両端電圧３Ｅ〜２．５Ｅ、ＩＥ〜０．
５Ｅを検出することによって書き込まれていた”１０１
”を読み出すことができる。
次にｆｓ３図は本発明を２ピツ）１１１１成デイジタル
情報に実施した場合の一実施回路例で、入力汗子Ｚ８．
２！、４：／バーク１−１．１−２、ＡＮＤ グー１回
銘２−１〜２−４、ＭＯ８型トランジスタ３−１〜３−
４とそれぞれＩＢ、２Ｅ、３Ｂ、４Ｅの電圧を供給する
電圧供給源からなる書き込み部Ｗ３、コンパレータ４〜
６、インバータ７〜９、ＡＮＤゲート回路１０〜１２、
ＯＲゲート回路１３．１４読ミ出シ線Ｌｔ 、 出力８
子Ｚ’＋ 、Ｚ’ｔ ト’ｌ： ｈぞし１．２．Ｂ。
情報に実施した場合の一実施回路例で、入力汗子Ｚ８．
２！、４：／バーク１−１．１−２、ＡＮＤ グー１回
銘２−１〜２−４、ＭＯ８型トランジスタ３−１〜３−
４とそれぞれＩＢ、２Ｅ、３Ｂ、４Ｅの電圧を供給する
電圧供給源からなる書き込み部Ｗ３、コンパレータ４〜
６、インバータ７〜９、ＡＮＤゲート回路１０〜１２、
ＯＲゲート回路１３．１４読ミ出シ線Ｌｔ 、 出力８
子Ｚ’＋ 、Ｚ’ｔ ト’ｌ： ｈぞし１．２．Ｂ。
２．２ Ｅ、３．２ Ｂの電圧を供給する基準電、圧源
からなる読み出し部Ｒ１及びコンデンサＣ０とを含む。
からなる読み出し部Ｒ１及びコンデンサＣ０とを含む。
例として＠１０１を書き込みさせるには、最初に入力端
子Ｚ、にｌ １１．７．、に１０１の信号を入力す為。
子Ｚ、にｌ １１．７．、に１０１の信号を入力す為。
これらの信号は直接ある（・はインバータを介して４ｆ
Ｊ！のＡＮＤゲート回路の入力となり、ＡＮＤゲート回
路２−２からは１１１１その他のＡＮＤグーと回路から
はｗＯＩの信号が出力される。その結果ＭＯ８ＹＪ）？
ンジスタ３−２が導通して電圧供給源から３Ｅの電圧が
コンデンサＣ０に印加され、コンデンサＣ０には３ｑの
電荷量が蓄電されて書き込みは終了する。
Ｊ！のＡＮＤゲート回路の入力となり、ＡＮＤゲート回
路２−２からは１１１１その他のＡＮＤグーと回路から
はｗＯＩの信号が出力される。その結果ＭＯ８ＹＪ）？
ンジスタ３−２が導通して電圧供給源から３Ｅの電圧が
コンデンサＣ０に印加され、コンデンサＣ０には３ｑの
電荷量が蓄電されて書き込みは終了する。
読み出しは次の様に行なわれる。
読み出し線Ｌ１に印加されるコンデンサＣ８の両端電圧
３Ｅ〜２，５Ｅと基準電圧激からの電圧１．２Ｅ、２．
２Ｂ、 ３．２Ｂがコンパレータ４〜６に入力すると、
コンパレータ４と５からは＠ｌ−コンパレータ６からＶ
ｉ″Ｏ１１の信号が出力して直接ある（・はインバータ
７〜９を介してＡＮＤゲート回銘１０〜］２に入力する
。ＡＮＤゲート回路ｉｏ〜１２からはそれぞれ１ ＊、
ｌｌ０１１． Ｊｌ＋の信号が出力してＯＲゲート回
路１３．１４に入力する。その結果、出力端子ｚ’、
、Ｚ’、からけ１．き込みした＠１１％Ｑｌの信号が出
力される。
３Ｅ〜２，５Ｅと基準電圧激からの電圧１．２Ｅ、２．
２Ｂ、 ３．２Ｂがコンパレータ４〜６に入力すると、
コンパレータ４と５からは＠ｌ−コンパレータ６からＶ
ｉ″Ｏ１１の信号が出力して直接ある（・はインバータ
７〜９を介してＡＮＤゲート回銘１０〜］２に入力する
。ＡＮＤゲート回路ｉｏ〜１２からはそれぞれ１ ＊、
ｌｌ０１１． Ｊｌ＋の信号が出力してＯＲゲート回
路１３．１４に入力する。その結果、出力端子ｚ’、
、Ｚ’、からけ１．き込みした＠１１％Ｑｌの信号が出
力される。
第４図は同じく３ビ、ト榊成ディジタル情報に実施した
場合の本発明の他の実施回路例で、入力端子ｚ、 、ｚ
、 、ｚｓ 、インバータ１５〜１７、ＡＮＤゲート回
銘１８〜２５、ＯＲゲート回路２６〜３】、ＭＯ８型ト
ランジスタ３２〜３７とそれぞれｔＥ１２Ｂ、３Ｂの電
圧を供給する電圧供給源からなる読み出し部Ｗいコンパ
レータ３８〜４１、インバータ４２〜４５、ＡＮＤゲー
ト回路４６〜５２、ＯＲゲート回路５３〜５５、読み出
し線り６、Ｌｌ、出力端子Ｚ’ｓ 、、 Ｚ’４ 、
Ｚ’ｇ 及Ｔｊ １．２ Ｅ ト２．２ Ｅ Ｆ）’Ｗ
Ｉ圧を供給する基準電圧源からなる読み出しｓＲ６及び
コンデンサＣ１、Ｃ！とを含む。
場合の本発明の他の実施回路例で、入力端子ｚ、 、ｚ
、 、ｚｓ 、インバータ１５〜１７、ＡＮＤゲート回
銘１８〜２５、ＯＲゲート回路２６〜３】、ＭＯ８型ト
ランジスタ３２〜３７とそれぞれｔＥ１２Ｂ、３Ｂの電
圧を供給する電圧供給源からなる読み出し部Ｗいコンパ
レータ３８〜４１、インバータ４２〜４５、ＡＮＤゲー
ト回路４６〜５２、ＯＲゲート回路５３〜５５、読み出
し線り６、Ｌｌ、出力端子Ｚ’ｓ 、、 Ｚ’４ 、
Ｚ’ｇ 及Ｔｊ １．２ Ｅ ト２．２ Ｅ Ｆ）’Ｗ
Ｉ圧を供給する基準電圧源からなる読み出しｓＲ６及び
コンデンサＣ１、Ｃ！とを含む。
例として”１０１”を書き込ませるには、最初に入力端
子Ｚ７、Ｚ８、Ｚ４にそれぞれ１１−■０１、−１−の
信号を入力する。これらの信号は直接あるいはインバー
タ１５〜１７を介してＡＮＤゲート回路１８〜２５に入
力される。ＡＮＤゲート回１路１８〜２５の出力信号は
ＯＲゲート回路２６〜３１へ入力されるがこのとｐＯＲ
ゲート回路２６と３１からだけＩｌ■の信号が出力され
、その他のＯＲゲート回路からは１ＯＩｌの信号が出力
される。
子Ｚ７、Ｚ８、Ｚ４にそれぞれ１１−■０１、−１−の
信号を入力する。これらの信号は直接あるいはインバー
タ１５〜１７を介してＡＮＤゲート回路１８〜２５に入
力される。ＡＮＤゲート回１路１８〜２５の出力信号は
ＯＲゲート回路２６〜３１へ入力されるがこのとｐＯＲ
ゲート回路２６と３１からだけＩｌ■の信号が出力され
、その他のＯＲゲート回路からは１ＯＩｌの信号が出力
される。
その結果、ＭＯＳ）ランジスタ３２と３７が導通して電
圧供給源からコンデンサＣ３には３Ｅの電圧が、Ｃ１に
はＩＥの電圧が印加されてそれぞれ３Ｑ。
圧供給源からコンデンサＣ３には３Ｅの電圧が、Ｃ１に
はＩＥの電圧が印加されてそれぞれ３Ｑ。
１ｑの電荷量が蓄電されて書き込みは終了する。
読み出し社次の様に行なわれる。
読み出しｉｌ！ Ｌｘ 、 Ｌｓに印加されるコンデン
サＣ３Ｃ７の両端電圧３ Ｆ／−２，５Ｅ％ＩＢ〜０．
５Ｅと基準電圧源力もの電圧１．２Ｆ４２．２ｇがコン
パレータ３８〜４１に入力するとコンパレータ３８と３
９からＦｉｌ １ ＠、コンパレータ４０．４１からは
Ｉｏｌの信号が出力して直接あるいはインバータを介し
てＡＮＤゲート回路４６〜５２に入力する。ＡＮＤグー
）［５１＠４６〜５２からはそれぞれｌ□Ｉ、１１１．
１０１，１０１．１０−１０−１０１の信号が出力して
ＯＲゲート回路５３〜５５に入力する。その結果、出力
端子Ｚ−１Ｚ′いＺ−からは書き込みした＠ＩＩ、 ｌ
□ＩＩ、 １１１の信号が出力される。同様にしてｎビ
ット配列を舅なる電荷量の組み合せに対応させることに
より、本発明はｎビット檜成ディジタル情報にも実施が
可能である。このように本発明はｎビ、ト配列を一単位
としてコンデンサ記憶素子に記憶させるので小型のダイ
ナミ、り型記憶装賀の実ザが可能である。なお、コンデ
ンサ記憐素子の書き込み、消去が容易であるという特徴
も合せ持つので記憶技術分野における貢献は顕著である
。
サＣ３Ｃ７の両端電圧３ Ｆ／−２，５Ｅ％ＩＢ〜０．
５Ｅと基準電圧源力もの電圧１．２Ｆ４２．２ｇがコン
パレータ３８〜４１に入力するとコンパレータ３８と３
９からＦｉｌ １ ＠、コンパレータ４０．４１からは
Ｉｏｌの信号が出力して直接あるいはインバータを介し
てＡＮＤゲート回路４６〜５２に入力する。ＡＮＤグー
）［５１＠４６〜５２からはそれぞれｌ□Ｉ、１１１．
１０１，１０１．１０−１０−１０１の信号が出力して
ＯＲゲート回路５３〜５５に入力する。その結果、出力
端子Ｚ−１Ｚ′いＺ−からは書き込みした＠ＩＩ、 ｌ
□ＩＩ、 １１１の信号が出力される。同様にしてｎビ
ット配列を舅なる電荷量の組み合せに対応させることに
より、本発明はｎビット檜成ディジタル情報にも実施が
可能である。このように本発明はｎビ、ト配列を一単位
としてコンデンサ記憶素子に記憶させるので小型のダイ
ナミ、り型記憶装賀の実ザが可能である。なお、コンデ
ンサ記憐素子の書き込み、消去が容易であるという特徴
も合せ持つので記憶技術分野における貢献は顕著である
。
第１図及び第２図は本発明の原理説明図、第３図は本発
明の一実施例を示す回路図、第４図は本発明の他の実施
例を示す回路図である。
明の一実施例を示す回路図、第４図は本発明の他の実施
例を示す回路図である。
Claims (1)
- ｎビットのビット構成されるディジタル情報の組み合せ
をそれぞれ異なる電荷量の組み合せに対応すせ、前記ｎ
ビットのディジタル情報の内容に対応した量の電荷量を
上記ディジタル情報によって制御される複数のスイッチ
素子を介して取り出すよりにしたことを％徴とするディ
ジタル情報の処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018368A JPS58155592A (ja) | 1983-02-07 | 1983-02-07 | デイジタル情報の処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018368A JPS58155592A (ja) | 1983-02-07 | 1983-02-07 | デイジタル情報の処理方式 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261876A Division JPS5295937A (en) | 1976-02-06 | 1976-02-06 | Storage method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58155592A true JPS58155592A (ja) | 1983-09-16 |
Family
ID=11969757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58018368A Pending JPS58155592A (ja) | 1983-02-07 | 1983-02-07 | デイジタル情報の処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58155592A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040581A1 (ja) * | 2002-10-15 | 2004-05-13 | Sony Corporation | メモリ装置、動きベクトルの検出装置および検出方法 |
-
1983
- 1983-02-07 JP JP58018368A patent/JPS58155592A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040581A1 (ja) * | 2002-10-15 | 2004-05-13 | Sony Corporation | メモリ装置、動きベクトルの検出装置および検出方法 |
| US7626847B2 (en) | 2002-10-15 | 2009-12-01 | Sony Corporation | Memory device, motion vector detection device, and detection method |
| KR100966129B1 (ko) * | 2002-10-15 | 2010-06-25 | 소니 주식회사 | 메모리 장치 |
| US8073058B2 (en) | 2002-10-15 | 2011-12-06 | Sony Corporation | Memory device and device and method for detecting motion vector |
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