JPS5815259A - 集積回路パツケ−ジ - Google Patents
集積回路パツケ−ジInfo
- Publication number
- JPS5815259A JPS5815259A JP56113887A JP11388781A JPS5815259A JP S5815259 A JPS5815259 A JP S5815259A JP 56113887 A JP56113887 A JP 56113887A JP 11388781 A JP11388781 A JP 11388781A JP S5815259 A JPS5815259 A JP S5815259A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- chip
- alpha
- package
- circuit chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路ナパッケージ、特に、ノくツケージ
材質から放射されるα線の影響を受けやすい高集積回路
チップを放射されるα線から保護すする集積回路パッケ
ージに関する。
材質から放射されるα線の影響を受けやすい高集積回路
チップを放射されるα線から保護すする集積回路パッケ
ージに関する。
一般に、集積回路チップを封入するセラミックなどのパ
ッケージ材質中には ｐ ｐｍオーダの微量の放射性物
質が含まれている。この放射性物質から放射されるα線
が集積回路チップに当ると回路を誤動作させることがあ
る。このような飴動作はいわゆるソフトエラーとよばれ
、１６にビットや６４にビットダイナミックメモリーの
ような高度に集積回路化された回路チップで問題になっ
ている。
ッケージ材質中には ｐ ｐｍオーダの微量の放射性物
質が含まれている。この放射性物質から放射されるα線
が集積回路チップに当ると回路を誤動作させることがあ
る。このような飴動作はいわゆるソフトエラーとよばれ
、１６にビットや６４にビットダイナミックメモリーの
ような高度に集積回路化された回路チップで問題になっ
ている。
従来の集積回路パッケージは、上述のような、ソフトエ
ラーを防止するために、集積回路チップをシリコンでコ
ーティングし、パッケージ材質から放射されるα線が、
集積回路まで到達しないようにして集積回路チップを保
護することが行なわれている。
ラーを防止するために、集積回路チップをシリコンでコ
ーティングし、パッケージ材質から放射されるα線が、
集積回路まで到達しないようにして集積回路チップを保
護することが行なわれている。
しかし、このような、従来の集積回路パッケージは、シ
リコン樹脂が直接に集積回路チップの表面に接し、集積
回路チップのボンディング部分にもシリコン樹脂が付着
するため、シリコン樹脂をキュアするときボンディング
線にストレスが加わり、ボンディング線とチップのボン
ティングパッドの接触不良の原因を有するという欠点が
あった。
リコン樹脂が直接に集積回路チップの表面に接し、集積
回路チップのボンディング部分にもシリコン樹脂が付着
するため、シリコン樹脂をキュアするときボンディング
線にストレスが加わり、ボンディング線とチップのボン
ティングパッドの接触不良の原因を有するという欠点が
あった。
本発明の目的は集積回路チップをα線から保護するに際
し、ストレスを除去し、かつ、接触不良の原因を除去で
きる集積回路パッケージを提供することＫある。
し、ストレスを除去し、かつ、接触不良の原因を除去で
きる集積回路パッケージを提供することＫある。
すなわち、本発明の目的は、ボンディング線にストレス
を加えることなく、集積回路チップをα線から保護する
集積回路パッケージを提供することにある。
を加えることなく、集積回路チップをα線から保護する
集積回路パッケージを提供することにある。
本発明の集積回路パッケージは、セラきツク基板と、前
記セラミック基板に搭載された集積回路チップと、前記
セラミック基板と協働して前記集積回路チップを封止し
放射されるα線を停止するために前記集積回路チップに
対向する面をシリコンでコーティングしたふたとを含ん
で構成される。
記セラミック基板に搭載された集積回路チップと、前記
セラミック基板と協働して前記集積回路チップを封止し
放射されるα線を停止するために前記集積回路チップに
対向する面をシリコンでコーティングしたふたとを含ん
で構成される。
すなわち、本発明の集積回路パッケージは、集積回路チ
ップを封入するパッケージにおいて、該パッケージのチ
ップに面する内側に、パッケージ材質から放射されるα
粒子を停止させるための膜を備えて構成される。
ップを封入するパッケージにおいて、該パッケージのチ
ップに面する内側に、パッケージ材質から放射されるα
粒子を停止させるための膜を備えて構成される。
すなわち、本発明の集積回路パッケージは、シリコンコ
ーティングされた面を集積回路チップに面して構成され
る。
ーティングされた面を集積回路チップに面して構成され
る。
次に、本発明の実施例について、図面を参照し詳細に説
明する。
明する。
第１図は本発明の一実施例を示す集積回路パッケージの
断面図である。
断面図である。
集積回路チップ１は、セラミック基板３の上にマウント
されており、上部はセラミックのふた２で集積回路チッ
プ１を封止している。この集積回路テップ１と外部との
信号のやりとりはリード線４からボンディング線５を通
して行なわれる。このようなパッケージと同様にしてセ
ラミックのふた２とセラミック基板３との封止は通常は
ガラスを使って行なわれる。
されており、上部はセラミックのふた２で集積回路チッ
プ１を封止している。この集積回路テップ１と外部との
信号のやりとりはリード線４からボンディング線５を通
して行なわれる。このようなパッケージと同様にしてセ
ラミックのふた２とセラミック基板３との封止は通常は
ガラスを使って行なわれる。
本発明の特徴であるシリコンブーティング６が、セラミ
ックのふた２の内側に施されている。コーティングの厚
さはα線のシリコン中の飛程距離に比して厚くしてお秒
は、セラミックのふ九２から放射されるα線は集積回路
チップＩＫは到達しない。
ックのふた２の内側に施されている。コーティングの厚
さはα線のシリコン中の飛程距離に比して厚くしてお秒
は、セラミックのふ九２から放射されるα線は集積回路
チップＩＫは到達しない。
これにより集積回路のソフトエラーを防ぐことができる
。 − コーティングはパッケージにされるので従来のようにボ
ンディング部にストレスが加わることもなく接触不良の
ような事故はない パッケージの形態は上に説明したもの以外にも一般によ
く使用されている輿ラミックのふたを金属で封止し丸形
、あるいれ、金属のふたを金属で封止した形などにも本
発明は適用できる。いづれの場合でもふたの内側をα線
の透過を防ぐ材料でコーティングすることによシソ７ト
エラーを防止できる。
。 − コーティングはパッケージにされるので従来のようにボ
ンディング部にストレスが加わることもなく接触不良の
ような事故はない パッケージの形態は上に説明したもの以外にも一般によ
く使用されている輿ラミックのふたを金属で封止し丸形
、あるいれ、金属のふたを金属で封止した形などにも本
発明は適用できる。いづれの場合でもふたの内側をα線
の透過を防ぐ材料でコーティングすることによシソ７ト
エラーを防止できる。
本発明の集積回路パッケージは、集積回路チップをシリ
コンで；−ティングする代りに、ふたの集積回路に対向
することにより、集積回路チップをシリコンでコーティ
ングしないですむので、ストレスを除去でき、かつ、接
触不良の原因を除去できるという効果がある。
コンで；−ティングする代りに、ふたの集積回路に対向
することにより、集積回路チップをシリコンでコーティ
ングしないですむので、ストレスを除去でき、かつ、接
触不良の原因を除去できるという効果がある。
すなわち、本発明の集積回路パッケージは、パッケージ
の内側をα纏保製膜でおおうむとにより、集積回路のソ
フトエラーを防止できるという効果がある。
の内側をα纏保製膜でおおうむとにより、集積回路のソ
フトエラーを防止できるという効果がある。
第１１は本発明の一実施例を示すＩ（ツケージの断面図
である。 １−・−集積回路チップ、２−−ふた、３−−−−−セ
ラミック基板、４・−・−リート線、５−・−ポンディ
ンｒＩ１％６−−シリコンコーテイング。
である。 １−・−集積回路チップ、２−−ふた、３−−−−−セ
ラミック基板、４・−・−リート線、５−・−ポンディ
ンｒＩ１％６−−シリコンコーテイング。
Claims (1)
- セラミック基板と、前記セラミック基板に搭載された集
積回路チップと、前記セラミック基板と協働して前記集
積回路チップを封止し放射されるα線を停止するために
前記集積回路チップに対向する面をシリコンでコーティ
ングしたふたとを含むことを特徴とする集積回路パッケ
ージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113887A JPS5815259A (ja) | 1981-07-21 | 1981-07-21 | 集積回路パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113887A JPS5815259A (ja) | 1981-07-21 | 1981-07-21 | 集積回路パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5815259A true JPS5815259A (ja) | 1983-01-28 |
Family
ID=14623611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56113887A Pending JPS5815259A (ja) | 1981-07-21 | 1981-07-21 | 集積回路パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815259A (ja) |
-
1981
- 1981-07-21 JP JP56113887A patent/JPS5815259A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5317195A (en) | Semiconductor device improved in light shielding property and light shielding package | |
| JPS6249741B2 (ja) | ||
| EP0029858A1 (en) | Semiconductor device | |
| US4460915A (en) | Plastic package for radiation sensitive semiconductor devices | |
| JPS5815259A (ja) | 集積回路パツケ−ジ | |
| US5264726A (en) | Chip-carrier | |
| JPS6148945A (ja) | ハイプリツドｉｃモジユ−ル | |
| JPS58106851A (ja) | 半導体装置 | |
| JPS59141251A (ja) | 半導体装置パツケ−ジ | |
| CA2021682C (en) | Chip-carrier with alpha ray shield | |
| JPH06268088A (ja) | 半導体装置 | |
| JPH01238150A (ja) | 半導体装置 | |
| KR200148614Y1 (ko) | 칩 온 보드 패키지 | |
| JPS5817642A (ja) | 半導体デバイス用保護装置 | |
| JPH02105557A (ja) | 樹脂封止型半導体装置 | |
| JPS5843541A (ja) | 半導体装置 | |
| JPS5861653A (ja) | 樹脂封止型半導体装置 | |
| JPS5833857A (ja) | 半導体装置 | |
| JP2002026234A (ja) | 樹脂封止型混成集積回路 | |
| JPH03208364A (ja) | 半導体パッケージ | |
| JPS60251649A (ja) | Ｉｃパツケ−ジ | |
| JPH03235354A (ja) | チツプキヤリア | |
| JPS55128846A (en) | Semiconductor device | |
| JPS6331142A (ja) | 半導体装置 | |
| JPS63107031A (ja) | 半導体装置 |