JPS58147143A - プラスチツクｉｃチツプパツケ−ジ - Google Patents

プラスチツクｉｃチツプパツケ−ジ

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Publication number
JPS58147143A
JPS58147143A JP3026482A JP3026482A JPS58147143A JP S58147143 A JPS58147143 A JP S58147143A JP 3026482 A JP3026482 A JP 3026482A JP 3026482 A JP3026482 A JP 3026482A JP S58147143 A JPS58147143 A JP S58147143A
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JP
Japan
Prior art keywords
lead frame
activated
synthetic resin
plastic
frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3026482A
Other languages
English (en)
Inventor
Masao Kojima
小嶋　政夫
Hidehiro Iwase
岩瀬　英裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Chemical Products Co Ltd
Kyocera Chemical Corp
Original Assignee
Toshiba Chemical Products Co Ltd
Toshiba Chemical Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Chemical Products Co Ltd, Toshiba Chemical Corp filed Critical Toshiba Chemical Products Co Ltd
Priority to JP3026482A priority Critical patent/JPS58147143A/ja
Publication of JPS58147143A publication Critical patent/JPS58147143A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はリードフレームとこのリードフレームと一体モ
ールドされた合成樹脂との密着性の改良されたプラスチ
ック製のＩＣチップパッケージに関する。
一般に微小なＩＣチップの取扱いや取付けを容易にする
ために、これを気密構造の絶縁体容器内に収容し、金体
として取扱いや取付けを容易にすることが行なわれてい
る。
しかしてこのようなＩＣチップパッケージとしては、従
来からセラミック製のものが知られているが、これは小
型で信頼性の高いものが得られる反面、製造プロセスが
複雑でコストが高くなるばかりでなく、焼結時に収縮が
起こりやすく寸法精度をあまり上げることができないと
いう欠点があった。
また絶縁体容器を合成樹脂により構成したプラスチック
パッケージも開発されているが、これは上記セラミック
パッケージに比べて製造方法が簡単で安価である反面、
リードフレームとこのリードフレームと一体モールドさ
れる合成樹脂との密着性が充分でなく、両者の界面から
水分等が内部に侵入し、ＩＣチップのコレクタ接合が汚
染されたり電極が腐食されたりしやすいという欠点があ
った。
本発明はこのような欠点を解消するためになされたもの
で、リードフレームとこのリードフレームと一体モール
ドされる合成樹脂との密着性が数珠された信頼性の高い
プラスチックＩＣチップパッケージを提供するものであ
る。
すなわち本発明のプラスチックＩＣチップパッケージは
、リードフレームの一端がＩＣチップの端子とボンディ
ングワイヤにより接続され、かつこれらがリードフレー
ムの他端を突出させて合成樹脂により一体モールドされ
ているグラスチックＩＣチップパッケージにおいて、前
記合成樹脂と接するリードフレームの表面を、減圧下で
マイクロ波放電により活性化させた酸素ガスにより処理
して成ることを特徴としている。
以下図面に示す実施例に基づいて本発明をさらに説明す
る。
第１図は本発明の一実施例の断面図である。図面に示す
ように、この実施例のＸＣチップパッケージは、電気伝
導性材料からなる逆り字形のリードフレーム１の上側直
線部とＩＣチップ２、およ□びこれらを電気的に接続す
るボンディングワイヤ６が、流動性の高いエポキＶ系樹
脂等のモールド成形により形成された封止体４により空
隙なく一体化された構造を有しており、リードフレーム
１の封止体４と密接する表面は、１〜５〒ｅｒｒの減圧
下で酸素ガスをマイクロ波放電により活性化された活性
化酸素雰囲気に所定時間さらされ、低温プラズマ処理が
なされている。
上記の処理によりリードフレーム１の表面の、封止樹脂
との接触角は小さくなり両者の密着性は著しく向上する
。
また本発明のＩＣチップパッケージにおいては、第２図
に示すように、ポリフェニレンサルファイド樹脂、ポリ
スルフォン樹脂、ポリフェニレンオキサイド樹脂、４フ
ツ化エチレン樹脂、６フツ化プロピレン樹脂のような耐
熱性の高い熱可塑性樹脂で封止体４を構成すると共に、
封止体４の形状を収容部５および蓋部６からなり、内部
にＩＣチップ２とボッディングワイヤ３を収容する空隙
を設けた箱形とすることもできる。
このような構造の実施例においても、リードフレーム１
の表面は、第１図に示す構造のものと同様に、マイクロ
波放電により活性化酸素にさらされ、密着性を増すため
の処理がなされている。
以上のように構成される本発明のプラスチックＩＣチッ
プバッグごジにおいては、リードフレームの樹脂封止体
と密接する表面が活性化酸素により処理されているので
、これらの密着性が改善されて一番番暑、ここから水分
が浸透し内部のＩＣチップ等を汚染することが全くない
。従って信頼性の極めて高いものといえる。
【図面の簡単な説明】
第１図および第２図は本発明のＩＣチップパッケージの
実施例の断面図である。 １　・・・・・・　リードフレーム ２　・・・・・・　ＩＣテップ ３　・・・・−・　ボンディングワイヤ４−・・・・・
樹脂封止体 代理人弁理士　須　山　佐　一 端　１　図 ４

Claims (1)

    【特許請求の範囲】
  1. リードフレームの一端がＩＣチップの端子とボンディン
    グワイヤにより接続され、かつこれらが、リードフレー
    ムの他端を突出させて合成樹脂により一体モールドされ
    ているプラスチックＩＣチップパッケージにおいて、前
    記合成樹脂と接するリードフレームの表面を、減圧下で
    マイクロ波放電により活性化させた酸素ガスにより処理
    して成ることを特徴とするプラスチックＩＣチップパッ
    ケージ。
JP3026482A 1982-02-26 1982-02-26 プラスチツクｉｃチツプパツケ−ジ Pending JPS58147143A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3026482A JPS58147143A (ja) 1982-02-26 1982-02-26 プラスチツクｉｃチツプパツケ−ジ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3026482A JPS58147143A (ja) 1982-02-26 1982-02-26 プラスチツクｉｃチツプパツケ−ジ

Publications (1)

Publication Number Publication Date
JPS58147143A true JPS58147143A (ja) 1983-09-01

Family

ID=12298841

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3026482A Pending JPS58147143A (ja) 1982-02-26 1982-02-26 プラスチツクｉｃチツプパツケ−ジ

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JP (1) JPS58147143A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0414852A1 (en) * 1989-03-14 1991-03-06 Motorola, Inc. Method for improving the adhesion of a plastic encapsulant to copper containing leadframes
JPH03145754A (ja) * 1989-10-31 1991-06-20 Toray Ind Inc 半導体装置
CN102354670A (zh) * 2011-10-13 2012-02-15 无锡世一电力机械设备有限公司 一种提高半导体封装可靠性的综合表面处理方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5379381A (en) * 1976-12-24 1978-07-13 Hitachi Ltd Production of resin seal type semiconductor device and lead frame used forthe same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5379381A (en) * 1976-12-24 1978-07-13 Hitachi Ltd Production of resin seal type semiconductor device and lead frame used forthe same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0414852A1 (en) * 1989-03-14 1991-03-06 Motorola, Inc. Method for improving the adhesion of a plastic encapsulant to copper containing leadframes
EP0414852A4 (en) * 1989-03-14 1993-01-20 Motorola, Inc. Method for improving the adhesion of a plastic encapsulant to copper containing leadframes
JPH03145754A (ja) * 1989-10-31 1991-06-20 Toray Ind Inc 半導体装置
CN102354670A (zh) * 2011-10-13 2012-02-15 无锡世一电力机械设备有限公司 一种提高半导体封装可靠性的综合表面处理方法

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