JPS581461B2

JPS581461B2 - 電子機器

Info

Publication number: JPS581461B2
Application number: JP49022494A
Authority: JP
Inventors: 倉田一之
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1974-02-25
Filing date: 1974-02-25
Publication date: 1983-01-11
Also published as: JPS50116136A

Description

【発明の詳細な説明】〈技術分野〉本発明は、たとえば卓上電子式計算機等の如き複数桁の
表示情報を時分割表示する複数桁の表示体と、一端に時
分割信号を供給し他端を共通接続した複数個のキーを有
する電子機器に関する。

〈従来技術〉 ′通常、ダ
イナミック表示に於ける桁選択用の時分割信号は専用の
タイミングカウンタを設けて発生させている為、演算中
であっても、表示体の共通電極には、常時、時分割信号
が供給され、また、上記時分割信号を常時キー入力装置
のキーの一端に供給して、キー出力を時分割的に取出す
方法が用いられていた。

演算中でも、時分割信号が常時表示体或いはキー入力装
置に供給されている為、演算中に不都合な表示がなされ
たり、演算中にキーを押圧すると演算が誤ったりするな
どの欠点があった。

〈本発明の目的〉時分割信号を発生する少なくとも加算器とレジスタから
構成されるタイミングカウンタを設け、演算中には、表
示体およびキー入力装置に上記タイミングカウンタから
供給される時分割信号を遮断して演算中の不都合な表示
又はキーの押圧による演算装置の誤動作を未然に防止す
ると共に、演算中、上記タイミングカウンタの一部を構
成する加算器を有効に利用して演算実行を行わせること
である。

〈最適実施例の説明〉以下卓上電子式計算機（以下、電卓という。

）を一例に挙げて説明する。

第１図は電卓のシステム構成を示すブロック図である。

図に於て、１はｎ桁の表示情報を時分割表示するための
Ｎ桁表示抹、２は一端に時分割信号（Ｔ１〜Ｔ１５）が
供給され、他端を共通接続した複数個のキー（Ｋ１〜Ｋ
ｎ）を有するキー入力装置、Ｄ１Ｄｎはキー入力装置か
らの信号を阻止するダイオード、３はキー入力装置２に
おいて入力された数値情報を記憶する表示レジスタ（演
算とレジスタと共用させることもできる。

）４は１ビットシフト用バツファ、９は１桁保持バツフ
ァ、６は２進データをセグメント選択信号に変換するた
めのセグメントデコーダである。

これらの構成は電卓に於てはよく知られていることであ
るから詳細は省略する。

本発明によれば、上記複数桁表示体１およびキー入力装
置２に非演算中時分割信号を供給するためのタイミング
カウンタが設けられる。

タイミングカウンタは、主として加算器８と４ビットの
シフトレジスタ９により構成される。

Ｇ１〜Ｇ２はゲート、Ｏ１，Ｏ２はオアゲートである。

非演算中は、ゲートＧ３に０００１の信号が加えられて
Ｇ３は開成し、オアゲートＯ２を介して加算器８に加え
られ、一方シフトレジスタ９の内容と加算される。

レジスタ９の内容はゲートＧ１、オアゲートＯ１を介し
て加算器に加えられ、オアゲートＯ１，Ｏ２の出力を加
算する。

したがって加算結果はゲートＧ５を介してレジスタ９へ
導入される。

それゆえ、レジスタ９は１ビット毎にその記憶内容に“
１”を加算するので１デイジット経過すると、００００
→０００１→・・・→１１１１となる。

φＢは１ビット毎に出力されるクロックパルスでバツフ
ァレジスタ１０はレジスタ９の内容を１デイジット毎に
検出して１デイジット間保持される。

それゆえ、クロツクパルスφＤはｌディジットに１回発
生する。

すなわちバツファ１０の内容は１デイジット毎に０００
０→０００１→・・・→１１１１の状態となる。

このバツファ１０の出力をデコーダ１１により解読し、
第２図に示す如きタイミング信号（時分割信号）Ｔ０
〜Ｔ１５を得る。

但し、ここでは、ｌ５桁表示体、１５個のキー数の場合
と仮定する。

つまり、この時分割信号Ｔ１〜Ｔ１５は、非演算中、Ｎ
桁表示体の各桁選択を時分割的に行なうと共に、同様に
それぞれ異なる上記タイミング信号をキー入力装置２の
キーの一端に加え、共通接続した端子よりキー信号を取
り出すようにしたものである。

また、演算中においては、演算中を指示する信号Ｐによ
りゲートＧ２，Ｇ４をオンし、ゲートＧ１，Ｇ３，Ｇ
５をオフするように動作される。

そのため、演算用レジスタＸ，Ｙの内容ａ，ｂはそれぞ
れゲートＧ２，Ｏ１及びゲートＧ４，Ｏ２を介して加
算器８により加算処理され、ゲートＧ６を介して演算結
果Ｑを出力する。

この演算結果Ｑは前述の表示レジスタ３に導入し、この
レジスタ３の出力をＸレジスタに入力するものである。

この場合、Ｘレジスタとレジスタ３とは共通に使用する
ことができる。

それゆえ、演算中は、ゲートＧ５をオフし、レジスタ９
への加算器８からの入力を遮断しているため、デコーダ
１１から時分割信号Ｔ１〜Ｔ１５が発生せず、表示体１
及びキー入力装置２への時分割信号の供給が遮断される
。

しかし、この場合、演算中はタイミングカウンタの一部
をなす加算器を有効に演算に用いることができる。

上記に於て、タイミングカウンタから得られる時分割信
号はＴｏ〜Ｔ１５であり、表示体１及びキー入力装置２
へ与えられるのはＴ１〜Ｔ１５の信号である。

これは、演算中は、加算器８からレジスタ９へ入力され
ないので、クロックパルスφＢが常に出力されているも
のとすれば、レジスタ９の各ビットは全て０となる。

即ち、デコーダ１１の出力パルスＴ１〜Ｔ１５は全く発
生しない。

したがって、演算中には、表示が停止し、又キーを押し
てもキー信号が伝達されない。

上記実施例に於で、表示レジスタ３（演算と兼用しても
よい）はシフトレジスタを用いたが、ＲＡＭ（ランダム
アクセス・メモリー）を用いると好適である。

表示体及びキー入力のための時分割信号の発生は断続さ
れるので、もし時分割信号とレジスタ３の出力の同期を
取るために、デコーダ１１から発生する信号Ｔ１ではレ
ジスタ３の１桁目を、Ｔ２では２桁目を出力すれば、十
分同期が取れる。

時分割信号に同期してＲＡＭから情報を取り出すことが
できるのはもちろんである。

また、レジスタ３がシフトレジスタの場合でも、演算開
始時刻及び終了時刻に常に正しい状態で記憶保持されて
いて、演算中にはスタティックに保持され、他方、非演
算中には時分割信号に同期して順次シフトさせればよい
。

〈発明の効果〉演算中、加算器を用いて演算を実行できると共に、演算
中を示す信号に基づいてタイミングカウンタから表示体
及びキー入力装置に対し時分割信号が供給されるのを遮
断し、演算中における誤表示あるいは誤入力を未然に防
止できる。

【図面の簡単な説明】

第１図は、本発明による電子機器の一実施例である電卓
の要部システム構成図、第２図は同構成の時分割信号の
波形図である。１・・・・・・Ｎ桁表示体、２・・・・・・キー入力装
置、８・・・・・・加算器、９・・・・・・レジスタ、
１１・・・・・・デコーダ、Ｐ・・・・・・演算中信号
、Ｇ１〜Ｇ６，Ｏ１〜Ｏ２・・・・・・ゲート。

Claims

【特許請求の範囲】１複数桁の表示情報を時分割表示する複数桁の表示体
と、一端に時分割信号を供給し他端を共通接続した複数
個のキーを有するキー入力装置を備える電子機器に於て
、少なくとも加算器とレジスタで構成されるタイミングカ
ウンタを設け、上記タイミングカウンタに基づき時分割信号を発生させ
る手段と、演算中、上記加算器を用いて演算を実行させるとともに
、演算中を示す信号に基づいて上記タイミングカウンタ
から上記表示体およびキー入力装置に供給される時分割
信号を遮断するゲート回路を設けたことを特徴とする電
子機器。