JPS5814572A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPS5814572A JPS5814572A JP11091681A JP11091681A JPS5814572A JP S5814572 A JPS5814572 A JP S5814572A JP 11091681 A JP11091681 A JP 11091681A JP 11091681 A JP11091681 A JP 11091681A JP S5814572 A JPS5814572 A JP S5814572A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor
- semiconductor pattern
- pattern
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 80
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 15
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract 4
- 239000012535 impurity Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008018 melting Effects 0.000 claims description 4
- 238000002844 melting Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 239000012808 vapor phase Substances 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 238000003475 lamination Methods 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 24
- 229910052697 platinum Inorganic materials 0.000 description 12
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 229910021339 platinum silicide Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- 238000002955 isolation Methods 0.000 description 4
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000010792 warming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Weting (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は!P!4体装蓋の微細化もしくは性能向上に関
する半導体装置の製造方法を提供するものである。[Detailed Description of the Invention] The present invention! P! The present invention provides a method for manufacturing a semiconductor device related to miniaturization or performance improvement of a four-piece lid.
近年半導体装置%特に半導体集積回路の進歩は著しく、
微細加工技術(フォトエツチング技術)%イオン注入技
術、エツチング技術等の技術向上がこれを大きく寄与し
ている。ここで素子寸法を比例縮少したとしても、コン
タクトホールの開口技術、位置合せ余裕等により従来技
術のままでは集、積度を大幅に向上させる。ことには限
界がある。そこで、このコンタクトホールを自己整合的
に形成する方法で、Belt−aligned Con
tact (8,A、C)があり、既に8UNAMIら
が513LOCO8(selectiveOxid・c
oatゑng of si/1con Intea)と
いう名称でいる。これによると、ゲート絶縁膜上に高d
llfPをドープし九番結晶シリコンパター□ンを形成
し、これをゲート電極に用い、高濃度リンをドープし九
番結晶シリコンの酸化速度が、単結愚シリコンより速い
性質を用い、ゲート上の酸化膜を厚ぐ形成する。後で、
全体の酸化膜をエツチングする。In recent years, the progress of semiconductor devices, especially semiconductor integrated circuits, has been remarkable.
Microfabrication technology (photoetching technology)% Improvements in technologies such as ion implantation technology and etching technology have greatly contributed to this. Here, even if the element dimensions are reduced proportionally, the density can be greatly improved using the conventional technology due to contact hole opening technology, alignment margin, etc. There are limits to things. Therefore, a method of forming this contact hole in a self-aligned manner is used to form Belt-aligned contact holes.
tact (8, A, C), and 8UNAMI et al. have already developed 513LOCO8 (selective Oxid・c
It is called ``Oateng of Si/1con Intea''. According to this, a high d
A No. 9 crystalline silicon pattern is doped with llfP, and this is used as a gate electrode. By doping with high concentration phosphorus and using the property that the oxidation rate of the No. 9 crystalline silicon is faster than that of single silicon, Form a thick oxide film. later,
Etch the entire oxide film.
、ドレイン部分が露出しても、ゲート上の酸化膜は残る
。し九がってこの露出し九部分をソース領域のコンタク
トホールとして使うことによりて、ソiス・ゲート間あ
るいはドレイン・ゲート間を位置合せ余裕もなく、シか
も自己整合的に最短に形成できる。しかし、次の欠点が
存在する。, even if the drain portion is exposed, the oxide film on the gate remains. Therefore, by using this exposed portion as a contact hole for the source region, it is possible to form the contact hole between the source and the gate or between the drain and the gate in the shortest possible length in a self-aligned manner without having any margin for alignment. . However, the following drawbacks exist.
第1に、ゲート電極の周囲にある酸化膜の耐圧の不足。First, the oxide film around the gate electrode has insufficient breakdown voltage.
一般的にエツチングし九酸化膜は、弱い部分が更に弱く
なる丸め、特性のバラツキが大きくなる。特に多結晶シ
リコンは結晶粒界による穴や、フォトレジスト工程に起
因す永ピンホールがある。In general, when etching a nonaqueous oxide film, weak parts become even weaker and rounded, resulting in greater variation in characteristics. In particular, polycrystalline silicon has holes caused by grain boundaries and permanent pinholes caused by the photoresist process.
この丸め、エツチング液が下部のゲート酸化atで浸透
する。特に高温、高濃度不純物の多結晶シリコンでは、
結晶粒径が大きくな9.弗酸系エッチャントでの多結晶
シリコン上の酸化膜をエツチングすると、耐圧(グーF
耐圧および、ゲートとソース、ドレイン耐FE)の劣化
を招く恐れがあっ九。During this rounding, the etching solution penetrates into the lower gate oxidation layer. Especially in polycrystalline silicon with high temperature and high concentration of impurities.
9. Crystal grain size is large. Etching the oxide film on polycrystalline silicon with a hydrofluoric acid etchant results in
There is a risk of deterioration of breakdown voltage and gate/source/drain resistance (FE).
第2に、ゲートとソース、ドレイン間の寄生容量が増え
る。酸化膜が薄いうえに、ゲートとソース、ドレイン電
極の距舗が非常に接近し、相対する面積も大きいためで
ある。ある程度、回路的に解決できるが、回路設計上の
制約が増える。Second, the parasitic capacitance between the gate, source, and drain increases. This is because the oxide film is thin, the gate, source, and drain electrodes are very close to each other, and their opposing areas are large. Although this can be solved to some extent circuit-wise, it increases the restrictions on circuit design.
第3に、4+1性のパラツ苓(シきい値vthの変動)
が生ずろ0gl1式酸化(wet oxidatlon
) fCよる酸化速度は高温はど差が小さく、低温はど
差が大きい。Thirdly, 4+1 paratsurei (variation of threshold value vth)
0gl1 type oxidation (wet oxidatlon)
) The oxidation rate due to fC has a small difference at high temperatures and a large difference at low temperatures.
しかし低温だと膜質が悪くなる。を九、不純物濃度が高
いほど酸化速度の差が大きい、しかし、多結晶シリコン
の不純物濃度が高いと、酸化時にシリコン基板や、そこ
に形成され未酸化膜(2層電極用暖化膜)の中に多結晶
シリコン中の不純物などが入抄、シきい値(vth)が
バラツクようになる。However, at low temperatures, the film quality deteriorates. 9. The higher the impurity concentration, the greater the difference in oxidation rate.However, if the impurity concentration of polycrystalline silicon is high, the silicon substrate and the unoxidized film formed thereon (warming film for two-layer electrode) will be damaged during oxidation. If impurities in polycrystalline silicon are introduced into the material, the threshold value (vth) will vary.
第4に、耐圧を向上させる丸めに酸化膜を厚くする(長
時間酸化する)はど、酸化速度の差がなくな抄、自己整
合的にノース、ドレインを開口できなくなる。Fourth, if the oxide film is made thicker (oxidized for a longer period of time) in order to improve the withstand voltage, the difference in oxidation rate disappears, making it impossible to open the north and drain in a self-aligned manner.
第5に、最も重大なことで、多結晶シリコンを厚く酸化
し、絶縁膜を形成するととによってゲート電極のやせ細
りが生じ、特に段差がある部分においては、断線する場
合がある。特に不純物S+tの最適化と酸化の適性化を
コントロールするふとは非常に困蒙をきわめる。又、ゲ
ート電極(多結晶シリコン)を微細化すればそれに比例
して配線抵抗も増してくる。それがしいては、高速性を
防げ、素子の性1i1に劣化をき九す。Fifth, and most importantly, when polycrystalline silicon is oxidized to a thick thickness and an insulating film is formed, the gate electrode becomes thinner and thinner, which may lead to disconnection, especially in areas where there are steps. In particular, it is very difficult to control the optimization of impurity S+t and the optimization of oxidation. Furthermore, if the gate electrode (polycrystalline silicon) is made finer, the wiring resistance will increase in proportion to it. This in turn prevents high speed performance and reduces the deterioration of device performance.
本発明はかかる問題゛に霞みてなされたもので、特に半
導体装置の微細化を可能とし、素子の性能を大幅に改良
せしめることを特徴とする半導体装置の製造方法に関す
るものでTo&。The present invention has been made in view of this problem, and particularly relates to a method for manufacturing a semiconductor device, which enables miniaturization of the semiconductor device and significantly improves the performance of the device.
以下1本発明の詳細な説明をn−chMo8 @ Tr
について第1図(8)〜ff)を用いて説明する。(第
1実施例) :
まず第1IIHa)において、p型半導体基板1内に反
転イオン防止のためのチャンネルカッ)p+@2と、素
子分離のための銹電体曖3を形成する0次にゲート酸化
膜4を、たとえば400〜1000λ程形成後、全面に
vth詞整用のall不純物イオンを打ちこむ(図示せ
ず)、そして、nil不純物ドープの多結晶シリコン5
を゛たとえば3000〜4000え堆積後、さらにその
上にCVD−8i3N4601 をたとえば100OX
と、CVD−81027t * ト、t 1f3000
〜5000に堆積させ、選択的にパターニングする。〔
@1図16)図示〕
次に第1図(C)に示すように、不要なゲート酸化膜4
を選択的にエツチングする。この方法には、前記多結晶
シIJ コア 5 、!: CVD Si3N4601
、 CVD−8IO37から成るパターンを形成する
際ReactiマeIon F!tching (RI
B )等の異方性エツチングで同時にエツチングしても
良いし、さらには、前記5#601.7のパターンを形
成し、N2雰囲気で熱処理した後に該パターンをマスク
に不要のゲート酸化膜4をエツチングしても良い。そし
て700′O〜900℃の湿式Ox al化で多結晶シ
リコン5のパターニング側部に酸化膜801をたとえば
20oO〜aoooXmFltする。この時pal半導
体基板上には300〜70G!8111の酸化膜(図示
せず)゛が形成さ□れる。その後RIP)で該酸化膜を
自己−金的にエツチングして、ソースとドレインIl穢
聯成予定部のp型半導体層を露出させる。Detailed explanation of the present invention will be given below.
This will be explained using FIG. 1 (8) to ff). (First Example): First, in the first IIHa), a channel cup (p+@2) for preventing reversed ions is formed in the p-type semiconductor substrate 1, and a zero-order channel cup (p+@2) is formed to form a galvanic body cavity 3 for element isolation. After forming the gate oxide film 4 with a thickness of, for example, 400 to 1000λ, all impurity ions are implanted into the entire surface (not shown), and the polycrystalline silicon 5 doped with the nil impurity is implanted into the entire surface.
After depositing, for example, 3000 to 4000, CVD-8i3N4601 is further deposited on top of it, for example, 100
and CVD-81027t*t,t 1f3000
~5000 and selectively patterned. [
@1 Figure 16) As shown] Next, as shown in Figure 1(C), the unnecessary gate oxide film 4 is removed.
selectively etched. This method includes the polycrystalline IJ core 5,! : CVD Si3N4601
, Reactimer eIon F! when forming a pattern consisting of CVD-8IO37. tching (RI
It may be etched at the same time using anisotropic etching such as B), or furthermore, the unnecessary gate oxide film 4 may be etched by forming the 5#601.7 pattern and heat-treating it in an N2 atmosphere using the pattern as a mask. You can also use etching. Then, an oxide film 801 is formed on the patterned side of the polycrystalline silicon 5 by wet Oxalization at 700'O to 900[deg.] C., for example, 20oO to aoooXmFlt. At this time, 300~70G is applied on the PAL semiconductor substrate! An oxide film (not shown) of 8111 is formed. Thereafter, the oxide film is etched using self-metal etching (RIP) to expose the p-type semiconductor layer in the region where the source and drain Il interconnections are to be formed.
尚この際、前記不要のゲート酸化膜4″をエツチングし
友後、たとえば砒素インプラでノース、ドレインamを
形成した後、多結晶シリコンのパターニング側部を酸化
させ−、ノース、ドレインのコンタクトホールを形成し
ても良い。At this time, after etching the unnecessary gate oxide film 4'' and forming the north and drain holes by, for example, arsenic implantation, the patterned sides of the polycrystalline silicon are oxidized to form the north and drain contact holes. It may be formed.
次に、全体にたとえば砒素ドープの多結晶シリコyst
九とえば3000〜4000g と、cvD−43N4
602をたとえばxoooX堆積した優、選択的にパタ
ーニングする。尚、この際フォトエツチング技術の位置
合せによ抄ソース12.ドレイン13の電極(多結晶シ
リコン9)を@成するわけだが、場合によっては位置ず
れが生じs pH半導体基榎が露出する場合もあ抄う
るが、全体に砒 ′素イングラを打ちこむことで、何
んら問題は起らない。次にゲート電極(多結晶シリコン
5)上のCVD−8i027 t IIIE CVD−
813N4605 ト多M晶Vリコン9の開口部をマス
クにエツチングした後、多結晶シリコン9のパターニン
グ側部に選択的に熱酸化膜802を形成する。′このと
きノース12゜ドレイン13領域も形成される。この様
子を第1図(d)に示す。次に、たとえば160℃の熱
リン酸あるいはフレオン系のドライエッチにてCV’D
−813N4601と602を同時にエツチング除去後
1えとえば白金10等の高ゆう点金嘱を、たとえばso
Q〜100OK被着させる。〔第1図(e)〕その後、
500℃〜600℃のN2雰囲気で熱処理を行うことで
多結晶シリコン5と9上の白金は化学反応して白金シリ
サイド11となり、絶縁膜上、たとえば酸化膜802上
の白金は、そのままである。後で酸化膜802上の白金
は、そのままである。後で王水ボイルすることで、酸化
膜8G2上の白金はエツチングされ、多結晶シリコン5
.8上に轄廁己整合的に白金シリサイド11が形成され
る。〔@1図(f)〕以上により、ゲート、ソース、ド
レイン各電極配線を多結晶シリコンよ!IiJ抵抗の低
いメタルシリサイドで形成され九ことKなる。Next, the whole is coated with, for example, arsenic-doped polycrystalline silicon yst.
For example, 3000-4000g and cvD-43N4
602 is selectively patterned using, for example, xoooX deposited material. At this time, the paper source 12. The electrode (polycrystalline silicon 9) of the drain 13 is formed, but in some cases the position may shift and the S pH semiconductor substrate may be exposed, but by pouring arsenic into the entire surface, No problems will occur. Next, CVD-8i027 t IIIE CVD- on the gate electrode (polycrystalline silicon 5)
813N4605 After etching the opening of the polycrystalline V silicon 9 as a mask, a thermal oxide film 802 is selectively formed on the patterned side of the polycrystalline silicon 9. 'At this time, the north 12° drain 13 region is also formed. This situation is shown in FIG. 1(d). Next, CV'D is performed using hot phosphoric acid or Freon dry etching at 160°C, for example.
- After removing 813N4601 and 602 at the same time, use a high-yield metal such as platinum 10, for example, SO
Q~100OK is applied. [Figure 1 (e)] After that,
By performing heat treatment in an N2 atmosphere at 500° C. to 600° C., the platinum on the polycrystalline silicon 5 and 9 undergoes a chemical reaction and becomes platinum silicide 11, while the platinum on the insulating film, for example, the oxide film 802, remains as it is. Afterwards, the platinum on the oxide film 802 remains as it is. Later, by boiling with aqua regia, the platinum on the oxide film 8G2 is etched, and the polycrystalline silicon 5
.. Platinum silicide 11 is formed on 8 in a self-aligning manner. [@Figure 1 (f)] With the above, the gate, source, and drain electrode wirings are all made of polycrystalline silicon! It is made of metal silicide with low IiJ resistance.
尚、通常、白金の膜厚によって、多結晶シリコンがシリ
ナイド化される量が決定される。たとえば膜厚500λ
白金を550℃のN!雰囲気中で熱処理すると、約10
1000A1!の白金シリサイド75E形成され、し九
がって、多結晶シリコンが全部クリサイド化されずに残
る場合もあるが、何んちかまわない、ちなみに上記条件
の配線抵抗(シート抵抗)は2G/口であり九。Note that the amount of polycrystalline silicon to be silinized is usually determined by the thickness of the platinum film. For example, film thickness 500λ
Platinum at 550℃ N! When heat treated in an atmosphere, approximately 10
1000A1! The platinum silicide 75E is formed, and eventually the polycrystalline silicon may not be completely converted into silicide and remain, but it doesn't matter.By the way, the wiring resistance (sheet resistance) under the above conditions is 2G/gate. Yes, nine.
又、必要に応じて、第1図(d)の酸化膜802を形成
した後、リン、ゲッターを行っても良い。さらに、本実
施例において、酸化膜801と802は熱酸化処理によ
って形成したが、第2図(1m)〜(e)に示す方法で
も良い。(第2実施例)
まず、p型半導体基板1内に、チャンネルカットのp”
12と誘電体−3を形成した後、上記pa! 。Further, if necessary, phosphorus and gettering may be performed after forming the oxide film 802 shown in FIG. 1(d). Furthermore, in this embodiment, the oxide films 801 and 802 were formed by thermal oxidation treatment, but the methods shown in FIGS. 2(1m) to 2(e) may also be used. (Second Embodiment) First, in the p-type semiconductor substrate 1, a channel-cut p"
12 and dielectric-3, the above pa! .
半導体基板10表rfUKゲート酸化膜4. n
不純物ドープの多結晶シリコ/Sと第10CVD嘆14
1からなるパターンを形成した後、多結晶シリコン5の
パターン側面に絶縁膜を形成するため、第2の(至)膜
を九とえば2000〜3000X堆積させ膜質向上の丸
め、熱@履を行った後、九とえば2000〜3000’
1.のアンドープの多結晶シリコン15を堆積し、その
ttRIgで、n 不純物ドープの多結晶シリコン5の
側面に、第2CVD膜142を介して壁のように(以下
ポリシリコン壁)形成する。〔第2図(a)に図示〕
以下該ポリシリコン壁をマスクに第20VD膜142を
選択的にエツチングして、ノース12.ドレイン13領
域の表面を露出する。次iで前記ポリシリコン暗をエツ
チング後(場合によってはエツチングせず、このまま使
用しても良い。)再度n1不純物ドープの多結晶、シリ
コン16を堆積し、選択的にパターニングします、この
際ゲート多結晶シリコン5上のCVD膜141も同時に
エツチングする。この様子を第2図(b)に示す。そし
て、全体にG0膜143を堆積後、たとえばアンドープ
の多結晶をその上に堆積させ、RIBでポリシリコン壁
をCVD膜143を介して、多結晶シリコン16・(タ
ーンの側[IK形成します、〔図示せず〕、その後該ポ
リンリコ/暖をマスクにcvog143を多結晶シリコ
ン16の側面に選択的に形成し、前記ポリシリコン壁を
5エツチング除去し九様子を第2図(C3に示す。し九
がってノース、ドレイン電極(石 多結ルシリコン)1
6とゲート電極(n多結晶シリコン)5はCVD膜14
3で自己整合的に分離され、n+多結晶シリコン5と1
6を熱酸化処理せずとも側面に絶縁膜(CVD膜142
と143)を形成することができる。以下図示しないが
全体に白金を被着し、熱処理することでソース、ドレイ
ン、ゲート電極を白金シリサイド配線にすることができ
る。その後、 CVD膜143上のシリサイド化されな
かった白金を王水等で除去することで、各領域は絶縁膜
−される。Semiconductor substrate 10 surface rfUK gate oxide film 4. n
Impurity-doped polycrystalline silicon/S and 10th CVD process 14
After forming a pattern consisting of 1, in order to form an insulating film on the side surface of the pattern of polycrystalline silicon 5, a second (or higher) film is deposited at 9x, for example 2000 to 3000x, and rounding and heating are performed to improve the film quality. After that, for example 2000~3000'
1. undoped polycrystalline silicon 15 is deposited, and is formed like a wall (hereinafter referred to as a polysilicon wall) on the side surface of the n 2 impurity-doped polycrystalline silicon 5 with a second CVD film 142 interposed therebetween using ttRIg. [Illustrated in FIG. 2(a)] The 20th VD film 142 is then selectively etched using the polysilicon wall as a mask to form the north 12. The surface of the drain 13 region is exposed. Next, after etching the polysilicon layer (in some cases, it may be used as is without etching), deposit polycrystalline silicon 16 doped with the n1 impurity and selectively pattern it. The CVD film 141 on the polycrystalline silicon 5 is also etched at the same time. This situation is shown in FIG. 2(b). After depositing the G0 film 143 over the entire surface, for example, undoped polycrystalline is deposited on top of it, and the polysilicon wall is formed using RIB via the CVD film 143 to form the polycrystalline silicon 16 (turn side [IK] , [not shown] After that, cvog 143 is selectively formed on the side surface of the polycrystalline silicon 16 using the polysilicon layer as a mask, and the polysilicon wall is removed by etching, as shown in FIG. 2 (C3). North and drain electrodes (polycrystalline silicon) 1
6 and gate electrode (n polycrystalline silicon) 5 are CVD films 14
3 in a self-aligned manner, n+ polycrystalline silicon 5 and 1
An insulating film (CVD film 142
and 143) can be formed. Although not shown below, the source, drain, and gate electrodes can be made into platinum silicide wiring by depositing platinum on the entire structure and heat-treating it. Thereafter, by removing unsilicided platinum on the CVD film 143 with aqua regia or the like, each region is formed into an insulating film.
次に他の実施例(実権例3)として、特にp−c hの
MO8m )ランジスタについて述べてみる。第3図(
a)〜(C)に簡単な実施例を示す。Next, as another example (practical example 3), a p-ch MO8m) transistor will be described. Figure 3 (
Simple examples are shown in a) to (C).
まずn![1半導体基板101に誘電体分離43と。First n! [1 Dielectric isolation 43 on semiconductor substrate 101.
チャンネルカット用のn++導体層201を形成し。An n++ conductor layer 201 for channel cutting is formed.
前記鐸電体分噛層3で囲まれたnII半導体基板101
0表面に、ゲート酸化JII4、p十不純物ドーグの多
結晶シリコン501とCvD膜141からなるパターン
を形成します0次に該パターンをマスクに九とえばlX
10”〜1×10131−2のドーズ量にてp壇不純物
イオンを極浅くインプラします、 120゜130、こ
の様子を第3図(a)に示す、その後実施例2と同様に
してC■膜141,142,143とp++不純物ドー
プの多結晶シリコン160と、前記p型不純物イオンを
インプ2した120と130の極浅い活生化領域121
と131と5ptJ1不純物ドープからの拡散−の12
3と132を形成し友後、全体に白金10を、九とえば
500X被着し九様子を第3開山)に示す、その後55
0 ’OのN2雰囲気でシリサイド化してJ余分な白金
を王水等でエツチングし九後に一ソース。nII semiconductor substrate 101 surrounded by the electric conductor dividing layer 3
A pattern consisting of gate oxide JII4, p10 impurity dope polycrystalline silicon 501, and CvD film 141 is formed on the 0 surface.Next, using this pattern as a mask, 9, for example lX
Implant p-stage impurity ions very shallowly at a dose of 10" to 1x10131-2 at 120°130°, as shown in Figure 3(a). After that, C Films 141, 142, 143, p++ impurity-doped polycrystalline silicon 160, and extremely shallow activation regions 120 and 130 impregnated with the p-type impurity ions 2
and 131 and 5ptJ1 diffusion from impurity doping - of 12
After forming 3 and 132, platinum 10 was applied to the whole, for example 500X, and the appearance of 9 is shown in the 3rd open mountain), and then 55
Silicide in an N2 atmosphere at 0'O, etching excess platinum with aqua regia, etc., and then make a sauce.
ドレイン、ゲートの各領域を白金シリサイド11で形成
した様子を第3図(C)に系す。FIG. 3C shows how the drain and gate regions are formed of platinum silicide 11.
以上のごとく1本発明による半導体装置は、ソース、ゲ
ート間、あるいはドレイン・ゲート間を最短に、しかも
各電極分離を自己整合的に絶縁膜を形成して行っている
ため、それらの位置合せ予裕をとる必要をなくシ、半導
体装置の高性能化、高集積化が可能である。ま九前記絶
縁暎の膜質は、特に実権例2.3では非常に優れ、てお
抄、膜厚を大きくしてもゲート電極の多結晶シリコンは
やせ細りしない、そのためノース・ゲートあるいはドレ
イン・ゲート間の金属電極による電気的シ曹−トは全く
ない、さらに容量も減らすことアできる。As described above, in the semiconductor device according to the present invention, the distance between the source and the gate or between the drain and the gate is made as short as possible, and each electrode is separated by forming an insulating film in a self-aligned manner. It is possible to improve the performance and integration of semiconductor devices without the need for extra margin. The quality of the insulating film is very good, especially in Example 2.3, and even if the film thickness is increased, the polycrystalline silicon of the gate electrode does not become thinner, so there is no thinning between the north gate or the drain and gate. There is no electrical discharge caused by metal electrodes, and the capacitance can be further reduced.
父、ゲート耐圧も大きく得られる。Father, the gate withstand voltage can also be greatly increased.
次に、半導体装置がどんどん微細化され、多結晶シリコ
ンを電極引き出し配線に使っている領域(たとえばゲー
ト電極)では、微細化に比例して配線抵抗も増加す、る
が、零発llKよると、多結晶シリコンの1/10以下
のシート抵抗をもつメタルシリサイドを配線に使りてい
る九め、半導体装置が微細化されても低抵抗の配線が形
成できる。しかも各電極配線は、絶縁膜(熱酸化膜80
2あるいハCVDIE 143 tv膜厚2G00〜3
000 K > テ自己整合的に分離可能である。(実
施例1.2.3)父、多結晶シリコンからの拡散でノー
ス・ドレイン拡1M!11を自己整合的に浅く形成でき
、(実施例1.2)あるいは特に、従来不可能だっ九p
−c hMD8 )う/ジスタのノース、ドレイン拡散
層の8hal1w化がたとえば実施例3のように低at
tt不純物イオンをインプラで杉成し、(ソース121
.ドレイン131)その後、多結晶シリコン160から
の拡散を必要な条件にコントロールすることで拡散−1
21と131は0.1〜0,2μmあるいはそれ以rに
形成できる。しかも多結晶シリコン160は不純物濃度
を高くすることも可能で、かつ表面にメタルシリサイド
を形成することができるため、^速、高性能な半導体装
置がoT能となる。Next, as semiconductor devices become smaller and smaller, in areas where polycrystalline silicon is used for electrode lead wiring (for example, gate electrodes), wiring resistance increases in proportion to the miniaturization. The use of metal silicide, which has a sheet resistance less than 1/10 that of polycrystalline silicon, is used for wiring, making it possible to form low-resistance wiring even when semiconductor devices are miniaturized. Moreover, each electrode wiring is covered with an insulating film (thermal oxide film 80).
2 or CVDIE 143 tv film thickness 2G00~3
000 K > Te can be separated in a self-consistent manner. (Example 1.2.3) Father, expand the north drain by 1M by diffusion from polycrystalline silicon! 11 can be formed shallowly in a self-aligned manner (Example 1.2), or in particular, it is possible to form 9p in a self-aligned manner, which was previously impossible.
-chMD8) The 8hal1w of the north and drain diffusion layers of the u/distor has a low attenuation rate as in Example 3, for example.
tt impurity ions are formed by implantation (source 121
.. Drain 131) After that, by controlling the diffusion from polycrystalline silicon 160 to the necessary conditions, diffusion-1
21 and 131 can be formed to have a thickness of 0.1 to 0.2 μm or more. Moreover, since the impurity concentration of the polycrystalline silicon 160 can be increased and metal silicide can be formed on the surface, a high-speed, high-performance semiconductor device can be manufactured with OT capability.
又、本発明はMO8m )ランジスタのみならず、バイ
ポーラ型トランジスタにも応用不o7dである。Furthermore, the present invention is applicable not only to MO8m) transistors but also to bipolar transistors.
この様子を第4実施例として、第4図に示す。This situation is shown in FIG. 4 as a fourth embodiment.
102がn十埋こみ−で103がn型エピタキシャル層
であり、3は#鑞体分1w1I−である。オずn@エピ
タキシャルIII 103へpm!半導体II 10B
を形成し、これを内部ブースとする。102 is an n-type epitaxial layer, 103 is an n-type epitaxial layer, and 3 is a # solder body portion 1w1I-. Ozun @ Epitaxial III 103 pm! Semiconductor II 10B
form an internal booth.
次にn Il多績晶シリ! ン162とCVD 111
41 からなるパターンを選択的に形成後、n十多値晶
7リコン162の側端部にCvD膜142を形成する。Next, n Il Akira Shiri! 162 and CVD 111
After selectively forming a pattern consisting of .41, a CvD film 142 is formed on the side end portions of the n-multilevel crystal 7-recon 162.
この際n十型半導体−106(エギツタ)を形成する。At this time, an n0-type semiconductor 106 (exiter) is formed.
その後上記パターンをマスクに9+不純物イオンをエピ
タキシャル層内へ打ちこ本*p”fJi半導体・−10
4を形成する。次にその上にpal各結轟シリコン16
1を堆積させ、選択的にパターニングします、その峡該
p十型多績晶シリコンパターン1610側端部に選択的
にCVD膜143を形成します、この時、 CVD膜1
41がエツチング除去され、p十堰多N1+1&シリコ
ン161とn+多績晶シリコン162の表面が露出する
。Then, using the above pattern as a mask, 9+ impurity ions are implanted into the epitaxial layer.
form 4. Then on top of each pal silicone 16
A CVD film 143 is selectively formed at the side edge of the p-deca polycrystalline silicon pattern 1610. At this time, CVD film 1 is deposited and selectively patterned.
41 is removed by etching, and the surfaces of the p-type silicon 161 and the n+ polycrystalline silicon 162 are exposed.
以下同様に白金シリサイドを形成して完成とする。Thereafter, platinum silicide is formed in the same manner to complete the process.
さらに、前記に関連して、ノース、ドレイ/半導体層が
極浅く形成できるため、従来のようにチャンネルカット
用のp型半導体層2、あるいけn+型型半体体層201
接触することなく、そのため値数容量を小さくすること
がで1%これも高4動作可能な要因である。さらに、こ
れにともなって、誘電体膜S*も浅くでき、したがうて
、IIl電体分離層(要に熱酸化膜)を杉成する熱酸化
時間を短くすることができ、会わせて、n電本分−一局
囲に発生する櫨々の結晶欠陥の増大を減少することがで
きる。これらはすべて高性能、高速動作の向上に起因す
る。Furthermore, in relation to the above, since the north and drain/semiconductor layers can be formed extremely shallowly, the p-type semiconductor layer 2 for channel cutting and the n+-type half layer 201 can be
Without contact, the value capacity can be reduced by 1%, which is also a factor that allows high-4 operation. Furthermore, along with this, the dielectric film S* can also be made shallower, and therefore the thermal oxidation time for forming the IIl electric isolation layer (essentially the thermal oxide film) can be shortened. It is possible to reduce the increase in crystal defects that occur in one central area. All of this is due to improvements in high performance and high-speed operation.
尚、本実施例において使用した不純物ドープの多結晶7
リコンは、堆積の際に不純物ドーピングしても良いし、
あるiは、アンドープ多結晶シリコンに、不純物インプ
ラあるいは拡散しても良い。Note that the impurity-doped polycrystal 7 used in this example
Recon may be doped with impurities during deposition,
A certain i may be implanted or diffused as an impurity into undoped polycrystalline silicon.
父、ゲート多結1シリコンは、アンドープでもよイ、又
多繕昂シリコンのかわり1モル7アシリコンでも艮い、
さらに実施例1で用いた耐酸化性絶縁膜は鴫窒化貞でも
良いし、アルミナ化合物でも良い、父、高融点金属膜は
白金を用いたが、たとえばN1 、Mo、’I’i 、
Ta等でもg1t4.父、本実施例のPとNはすべて逆
でも良い。Father, gate multi-connection 1 silicon can be undoped, and instead of multi-gate silicon, 1 mole 7-a silicon can also be used.
Further, the oxidation-resistant insulating film used in Example 1 may be made of aluminum nitride or an alumina compound.Although platinum was used as the high melting point metal film, for example, N1, Mo, 'I'i,
Ta etc. also g1t4. Father, P and N in this embodiment may all be reversed.
第1図1a)〜げ)は本発明の一実施例を説明する丸め
の断面図、JIEZ図(a)〜<C)は、他の実施例を
説明するための断面図、第3図(al〜(c)及び第4
図は。
更に他の実権例を説明する丸めの断面図である。
図において、
1・・・PIl半導体基板、2・・・チャンネルカット
用p十型半導体−13・・・誘電体分離1.4・・・ゲ
ート酸化膜、
511.n十糎不純物ドープの多結晶シリコン(ゲート
電極)、 601−ii+酸(tJillHII[(C
VD−8i3N4)602・・・耐酸化性絶縁膜(CV
[)−引3N4)。
7・・・C■膜(CVD−8102)、801.802
・・・熱漬化膜、9・・・n+型不純棒ドーベの多結晶
シリコン、10・・・高融点金属(白@)、11・・・
白金シリサイド、12・・・n+型半導体−(ソース)
13・・・ l (ドレイン)141.14
2,143・・・■膜、
15・・・アンドープ多結晶シリコン(ポリシリコン憧
)、101・・・n1ll半導体喝、201・・・チャ
ンネルカット用all半導体1.120・・・ノースI
[JF)palイオン注入、130・・・ドレイン
1
121・・・浅いn型半導体層(ソース)123・・・
n 型半導体喝(ノース)131・・・浅いn種半導体
−(ドレイ/)132 ・n+fi ’!導体+il・
(’lドVイン)160・・p”lL不純榎ドープの多
結晶シリコ/(ソース、ドレイン電極)
501、・・ I I I(ゲート電極
)102・・・n+11埋こみ層
103・・・nfiエピタキシャル層
104・・・p十型半導体11i (外部ベース)10
5・・・pH11’ (内部ベース)106・・・
n十型 l (エミッタ)161・・・n+型多桔
ムクリコン
162・・・pm ’
代理人 弁理士 則 近 會 佑
(ほか1名)
第1図
第1図
12図
’4z図
f33区
藁3図
軍4図
121a) to 1) are rounded cross-sectional views for explaining one embodiment of the present invention, JIEZ diagrams (a) to <C) are sectional views for explaining another embodiment, and FIG. al~(c) and the fourth
The diagram is. FIG. 7 is a rounded cross-sectional view illustrating yet another example of real power. In the figure, 1... PIl semiconductor substrate, 2... p-type semiconductor for channel cut - 13... dielectric isolation 1.4... gate oxide film, 511. n10 impurity-doped polycrystalline silicon (gate electrode), 601-ii + acid (tJillHII [(C
VD-8i3N4)602... Oxidation-resistant insulating film (CV
[)-pull3N4). 7...C■ membrane (CVD-8102), 801.802
...Heat soaked film, 9...N+ type impurity rod dobe polycrystalline silicon, 10...High melting point metal (white @), 11...
Platinum silicide, 12... n+ type semiconductor - (source) 13... l (drain) 141.14
2,143... ■Membrane, 15... Undoped polycrystalline silicon (polysilicon), 101... N1ll semiconductor, 201... All semiconductor for channel cut 1.120... North I
[JF) pal ion implantation, 130...drain
1 121... Shallow n-type semiconductor layer (source) 123...
N-type semiconductor (north) 131... Shallow n-type semiconductor - (dray/) 132 ・n+fi'! Conductor +il・
('l do V in) 160... p"l L impurity doped polycrystalline silicon/(source, drain electrode) 501,... I I I (gate electrode) 102... n+11 buried layer 103... NFI epitaxial layer 104...p type semiconductor 11i (external base) 10
5...pH 11' (internal base) 106...
n-type l (emitter) 161...n+-type Takata Mukurikon 162...pm' Agent Patent attorney Nori Chika Kai Yu (and 1 other person) Figure 1 Figure 1 Figure 12 '4z Figure f33 Kuwara 3 Figure 4 Figure 12
Claims (1)
なる基板の一部に、上面が第1の絶縁膜で被覆されてな
るtslの導電体又は半導体パターンを形成する工程と
、#導電体又は半導体パターンの側端部に第2の絶縁膜
を形成する工程と、該パターンをマスクに基板を開口す
る工程と、少なくとも誼開口部上に1上画が第3絶縁膜
で被覆されている第2導電体半導体パターンを形成する
工程と、咳導電体又は半導体パターンの側端部に第3絶
縁膜かあるいは@4絶縁膜を形成する工程と、前記#1
1導電体又は半導体パターン上の第1絶縁膜と、第2導
電体又は半導体パターン上の第3絶縁膜かあるいは第4
絶縁膜の一部をエツチング除去することで、第1導電体
又は半導体パターンならび第2導電体界は半導体パター
ンの、表面が少なくとも露出する工程とを具備すること
を特徴とする半導体装置の製造方法。 (2)表面が露出した第1半導体・(ターン讐らび第2
半導体)(ターン上に少なくとも高融点金属を被着する
工程と、少なくとも誼)(ターン表面にメタルシリサイ
ドを形成する工程と、不要な高融点金属をエツチングす
る工程によって、少なくとも第3絶縁膜かあるいはt4
4絶縁膜により前記メタルシリサイドされた第1半導体
パターンと、第2半導体パターンは絶縁分峻されている
ことを特徴とする特許請求の範囲第1項記載の半導体装
1の製造方法。 (3)第2半導体パターンを少なくとも2ケ所以上形成
し、少なくとも誼第2半導体パターン直下の一部半導体
基板内に一導電型の半導体1を形成する工程と、一方を
ソース、他方をドレイン、第1半導体パターンをゲート
等の領穢ならび電極配線に使用してなることを特徴とす
る特許請求の範囲@(1)項および82項記載の半導体
装置の製造方法。 (4)第2半導体パターンをペース、第1半導体パター
ンをエミッタ領域ならび電極配線に使用することを特徴
とする特許請求の範囲第(1)項、ならびに第(2)項
記載半導体装置′の製造方法。 15)半導体表面に、絶縁膜が形成されてなる基板の上
に、上面が第1の絶縁膜で被覆されてなる第1の半導体
パターンMQ成する工程と、該パターンをマスクに基板
内に不純物イオン注入を行う工程と、該第1半導体パタ
ーンの側端部に第2絶縁膜を形成する工程と、該第1半
導体パターンをマスクに基板を少なくとも2ケ所以上開
口する工程と、少なくとも該開口部上に、上面が第3の
絶縁膜で被覆されている第2半導体パターンを少なくと
も2ケ所以上開口する工程と、該第2半導体パターンか
ら基板内に不純物拡散する工程と、該第2の半導体パタ
ーンの側端部に第3絶縁膜あるいは第4絶縁膜を形成す
る工程と、前記第1半導体・セターン上の第1絶縁属と
、第2半導体パターン上の第3絶縁膜等の一部をエツチ
ング除去することで、第1半導体パターンならび第2半
導体パターンの表面が少なくとも露出する工程と、全体
く高一点金属を被着する工程と、少なくも鎖パターン表
面にメタルシリサイドを形成する工程と、^融点金属を
エツチングする工程によりて、少なくとも第3絶縁膜、
あるいは第4絶縁膜により前記メタルシリサイドされた
第1半導体パターンと第2半導体パターンは絶縁分離さ
れていることを特徴とする半導体装置の製造方法。 (6)前記導電体又は半導体パターンが多結晶シリコン
、非晶質シリコン、高融点金属、メタルシリサイド、又
はAI化合物等の金属から成ることを特徴とする特許請
求の範囲第1項記載の半導体装置の製造方法。 (7)前記導電体又は半導体パターンが、多結晶シリコ
ンあるいは非晶質シリコン力島ら成ることを特徴とする
特許請求の範囲第2項記載の半導体装置の製造方法。 (8)前記第1.第3絶縁膜が耐酸化性絶縁膜で。 @2.第4絶縁暎が熱酸化膜であることを特徴とする特
許請求の範囲第(1)、第(2)、第(7)項記載の半
□導体装置の製造方法。 (9)前記第2.第4絶縁膜が気相成長されたシリコン
酸化膜であることを特徴とする特許請求の範囲第(1)
乃至(7)項記載の半導体装置の製造方法。 嗜前記第1.第2.第3.第4絶縁膜が気相成長された
シリコン酸化膜であることを特徴とする特許請求の範囲
第(4)乃至第(7)項記載の半導体装置の製造方法。[Claims] (1) Step of forming a TSL conductor or semiconductor pattern whose upper surface is covered with a first insulating film on a semiconductor or a part of a substrate having an insulating film formed on the surface of the semiconductor. #, a step of forming a second insulating film on the side edge of the conductor or semiconductor pattern, a step of opening the substrate using the pattern as a mask, and forming a third insulating film at least on the opening. a step of forming a second conductor semiconductor pattern coated with a second conductor semiconductor pattern; a step of forming a third insulating film or @4 insulating film on the side edge of the conductor or semiconductor pattern;
A first insulating film on one conductor or semiconductor pattern, and a third or fourth insulating film on the second conductor or semiconductor pattern.
A method for manufacturing a semiconductor device, comprising the step of etching and removing a portion of the insulating film so that at least the surface of the first conductor or semiconductor pattern and the second conductor field are exposed. . (2) The first semiconductor whose surface is exposed (the second semiconductor
At least the third insulating film or t4
2. The method of manufacturing a semiconductor device 1 according to claim 1, wherein the metal silicided first semiconductor pattern and the second semiconductor pattern are separated from each other by a four-insulating film. (3) A step of forming second semiconductor patterns in at least two places and forming a semiconductor 1 of one conductivity type in at least a part of the semiconductor substrate directly under the second semiconductor pattern; 83. A method of manufacturing a semiconductor device according to claim 1 and 82, characterized in that one semiconductor pattern is used for regions such as gates and electrode wiring. (4) Manufacture of a semiconductor device according to claim (1) and (2), characterized in that the second semiconductor pattern is used as a paste and the first semiconductor pattern is used as an emitter region and electrode wiring. Method. 15) Forming a first semiconductor pattern MQ whose upper surface is covered with a first insulating film on a substrate having an insulating film formed on the semiconductor surface, and adding impurities into the substrate using the pattern as a mask. a step of performing ion implantation, a step of forming a second insulating film on a side edge of the first semiconductor pattern, a step of opening at least two or more places in the substrate using the first semiconductor pattern as a mask, and at least the openings. opening a second semiconductor pattern whose upper surface is covered with a third insulating film in at least two places; diffusing impurities from the second semiconductor pattern into the substrate; a step of forming a third insulating film or a fourth insulating film on the side edge portion of the pattern, and etching a part of the first insulating film on the first semiconductor pattern, the third insulating film on the second semiconductor pattern, etc. A step of exposing at least the surfaces of the first semiconductor pattern and the second semiconductor pattern by removing them, a step of depositing metal at a single point on the entire surface, and a step of forming metal silicide on at least the surface of the chain pattern. By etching the melting point metal, at least the third insulating film,
Alternatively, the method for manufacturing a semiconductor device, wherein the first semiconductor pattern and the second semiconductor pattern subjected to metal silicide are insulated and separated by a fourth insulating film. (6) The semiconductor device according to claim 1, wherein the conductor or semiconductor pattern is made of polycrystalline silicon, amorphous silicon, a high melting point metal, metal silicide, or a metal such as an AI compound. manufacturing method. (7) The method of manufacturing a semiconductor device according to claim 2, wherein the conductor or semiconductor pattern is made of polycrystalline silicon or amorphous silicon. (8) Above 1. The third insulating film is an oxidation-resistant insulating film. @2. □ A method for manufacturing a semiconductor device as set forth in claims (1), (2), and (7), wherein the fourth insulating layer is a thermal oxide film. (9) Said 2. Claim (1) characterized in that the fourth insulating film is a silicon oxide film grown in a vapor phase.
A method for manufacturing a semiconductor device according to items (7). Hobbies first. Second. Third. 7. The method of manufacturing a semiconductor device according to claim 4, wherein the fourth insulating film is a silicon oxide film grown in a vapor phase.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11091681A JPS5814572A (en) | 1981-07-17 | 1981-07-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11091681A JPS5814572A (en) | 1981-07-17 | 1981-07-17 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5814572A true JPS5814572A (en) | 1983-01-27 |
Family
ID=14547880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11091681A Pending JPS5814572A (en) | 1981-07-17 | 1981-07-17 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5814572A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01253938A (en) * | 1988-04-01 | 1989-10-11 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
-
1981
- 1981-07-17 JP JP11091681A patent/JPS5814572A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01253938A (en) * | 1988-04-01 | 1989-10-11 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2000164830A (en) | Manufacture of semiconductor storage device | |
JPH03178135A (en) | Manufacture of insulating gate field effect transistor | |
JPH05206451A (en) | Mosfet and its manufacture | |
JPH09186324A (en) | Power transistor with silicified gate and contact member | |
JPH10335660A (en) | Semiconductor device and manufacture thereof | |
JPS5814572A (en) | Manufacture of semiconductor device | |
JPS6225457A (en) | Manufacture of vertical semiconductor device | |
JPH039572A (en) | Manufacture of semiconductor device | |
US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
JPS63241965A (en) | Insulated-gate field-effect transistor and manufacture thereof | |
JPS6237543B2 (en) | ||
JPH11214620A (en) | Semiconductor capacitor, semiconductor device provided with the same and manufacture thereof | |
JPS6154661A (en) | Manufacture of semiconductor device | |
JPH1126756A (en) | Manufacture of semiconductor device | |
JPH03163832A (en) | Semiconductor device | |
JPH0554263B2 (en) | ||
JPS5917866B2 (en) | hand tai souchi no seizou houhou | |
JPS63114174A (en) | Manufacture of semiconductor device | |
JPH07106569A (en) | Semiconductor device and its manufacture | |
JPH09326369A (en) | Fabrication of semiconductor device | |
JPS63114173A (en) | Semiconductor device and manufacture thereof | |
JPH02277246A (en) | Manufacture of thin-film transistor | |
JPS625657A (en) | Semiconductor integrated circuit device | |
JPH01300565A (en) | Manufacture of semiconductor device | |
JPH0435038A (en) | Semiconductor device and manufacture thereof |