JPS581453B2 - デ−タ転送制御システム - Google Patents

Description

【発明の詳細な説明】 本発明は、場合に応じて長さの異なるケーブルによって
データ処理システムの２つの装置が接続され、そのケー
ブルの長短に応じた信号伝搬遅廷（時間）の差異がデー
タ転送の制御に影響を及ぼす様な状況において、データ
転送を制御するシステムに関するものである。

更に具体的に言えば、本発明は磁気ディスク装置におけ
るデータ・バツファのためのハードウエアを減らし且つ
データ転送ハードウエアの正確な検査を可能ならしめる
様に磁気ディスク装置へのデータの転送を制御すること
に関する。

データ処理装置の種々の装置間のデータ転送を制御する
装置は数多く知られている。

通常、データはこれらの装置間をバイト直列様式で転送
されるので、情報を装置間で２方向に転送する場合、イ
ンターフェース・ケーブルは１本の２方向性母線若しく
は２本の単方向性母線を含む。

これらの母線は一方の装置のレジスタの出力端から他方
の装置のレジスタの入力端まで通じているのが普通であ
る。

送信側のレジスタの出力は、受信装置からインターフェ
ース線のうちの１つを介して送られてくる適当な制御信
号に応じてゲートされるのが普通である。

この制御信号の働きは、受信装置が次のデータ・バイト
を受取りつる状態にあることを送信装置に通知すること
である。

又、データ・バイトを送ったことを示す信号を伝えるた
めの同様な制御線が送信装置から受信装置まで通じてい
る。

受信装置が磁気ディスク装置などの磁気記憶装置である
場合には、送信装置からデータの転送を開始することに
関して、インターフェース・ケーブルの長短に応じた伝
搬遅廷による影響をうけるタイミングの問題を考慮する
必要がある。

データは磁気ディスク装置へ転送されるとき、予定のア
ドレスによって指定される位置に記憶されなければなら
ない。

そのアドレスは、トラック、及び該トラックにおけるイ
ンデックスと呼ばれる基準点からみた位置を指定するの
が普通である。

記録すべきデータは、アドレスされた位置が磁気変換器
の下にくるとき磁気変換器に与えられなければならない
。

記録すべき最初のデータ・バイトが直列化及び符号化の
処理を受けて磁気変換器の書込み駆動器へ送られるのに
間にあうように供給されることを保証するためには、現
実にデータが記録される時点よりも所定時間前にデータ
の要求が出される必要がある。

その時間には、データ・バイトを要求する制御信号の伝
搬時間、データ自身の伝搬時間、及び送信装置における
遅廷時間が含まれており、これらのファクターのうちの
どれが変動しても、誤ったデータ転送動作を起こさせる
可能性がある。

電子回路の動作の高速化にともなって、磁気ディスク装
置に関して送信装置からのキャラクタを直列化し且つ符
号化して磁気変換器に与えるのに要する時間が非常に短
くなっているので、伝搬遅廷は増々重要なファクターに
なってきており、ケーブルの長さに応じた伝搬遅廷の差
異は、装置の設計及び配置に関して大きな影響を及ぼす
様になってきている。

ケーブルの長さに関連した問題を解決する１つの方策は
、磁気ディスク装置に適当なサイズのバツファを設けて
、データ・バイトが必要となる時点よりもかなり前にそ
のデータ・バイトをバツファに入れておくというもので
ある。

別の解決策は、装置間の接続を行うケーブルの長さを規
制するものである。

しかしながら、これらの解決策にはそれぞれ難点がある
。

本発明は判定の状況における制御信号の伝搬遅廷を予定
の規則的な様式で測定することによって前述の問題を解
決することを意図している。

記録すべき最初のバイトが実際に必要とされる時点に磁
気ディスク装置に到着することを保証するように、伝搬
遅廷の測定結果に応じて定められる時点において送信装
置に対してデータ要求の制御信号が送られる。

好適な実施例の場合、制御信号が送信装置へ送られる時
点と制御信号が受信装置に受信される時点との間のビッ
ト及びバイト時間の数を測定することによって、伝搬遅
廷の測定が行われる。

そして、送信装置に最初のデータ・バイトを要求する制
御信号は、そのデータ・バイトを実際に記録すべき時点
よりも適当な数のバイト及びビット時間だけ前に送信さ
れる。

本発明の付加的な將徴は、応答信号が到達するまでの時
間が知られていることに基いて、真の応答信号とノイズ
とを区別するように使用可能な一連の回路を設けること
である。

第１図は中央処理装置（ＣＰＵ）１０、制御装置１１、
磁気ディスク・コントローラ（以下、単にコントローラ
という）１３、及び１組の磁気ディスク装置１４を含む
単純なデータ処理システムを示している。

制御装置１１とコントローラ１３とを相互接続するイン
ターフェース・ケーブル１６の長さは、システムの設置
状況に応じて変わりつる。

このシステムにおいて、データはレコードとして磁気デ
ィスク装置１４に記録される。

レコードは独將のアドレスに対応している。

通常、アドレスは、ディスク、そのディスクにおけるト
ラック、及びインデックスと呼ばれる所定のスタート点
を基準とするトラック上の位置に関する指定を含む。

データはＣＰＵプログラムの制御の下に磁気ディスク装
置１４とＣＰＵＩ Ｏとの間で転送される。

制御装置１１の機能はＣＰＵ１ ０ （若しくはチャネ
ル）から出される指令を解読することである。

通常、チャネル指令ワード（ＣＣＷ）と呼ばれるこれら
の指令に応じて制御装置１１は一連の副指令をコントロ
ーラ１３へ送る。

指令は２つの種類に分けられる。

即ち、磁気ディスク装置による実際の読取り若しくは書
込みの動作を命ずるものと、所望の磁気ディスク装置１
４やコントローラ１３を選択することや、ヘッドを所望
のトラックに位置づけること、特定の磁気ディスク装置
１４若しくはコントローラ１３に関するステータス情報
を得ることなどの種々の制御動作を命ずるものである。

制御装置１１とコントローラ１３との間の情報の転送は
、第１Ａ図に示すようにデータ及び制御信号に関する複
数の母線及びラインを含むインターフェースを介して行
われる。

制御装置１１からコントローラ１３へ信号を伝えるため
の母線及びラインには次のものがある。

バス・アウト＝１つのデータ・バイト及び１つのパリテ
イ・ビットのための９本のラインから成る。

タグ・ゲートが付勢されるときには指令及びタグ・モデ
ファイアが送られ、シンク・アウトが存在するときには
磁気ディスク装置１４に記録されるべき情報が送られる
。

タグ・バス二制御情報の５つのビット及び１つのパリテ
イ・ビットのための６本のラインから成る。

セレクト・ホールド：磁気ディスク装置１４が選択され
るとき付勢され、その状態に留まる１本のラインである
。

磁気ディスク装置１４における最後の動作が終って磁気
ディスク装置１４からエンド信号が出され、それが確認
されるまで、セレクト・ホールドは付勢状態に留まる。

シンク・アウト：データ転送動作中、バス・アウトにお
けるデータを有効ならしめ且つゲートする１本のライン
である。

エンド・レスポンス：制御装置１１がコントロ．ーラ１
３からのノーマル・エンド又はチェック・エンド信号を
受取ったことをコントローラ１３へ知らせるために用い
られる１本のラインである。

コントローラ１３から制御装置１１へ信号を伝えるため
のラインは次の如くである。

バス・イン：１つのデータ・バイトと１つのパリテイ・
ビットのための９本のラインから成る。

読取り動作中、シンク・インの制御の下に磁気ディスク
装置１４からのデータを制御装置１１へ伝える。

更に、ノーマル・エンド、チェック・イン、．あるいは
タグ・バリッドが付勢されるとき情報を制御装置１１へ
伝えるためにも使用される。

シンク・イン：制御装置１１へ転送されるバス・イン上
のデータを有効ならしめ且つゲートするために用いられ
る１本のラインである。

又、制御装置１１からデータ・バイトを要求するために
も使用される。

セレクト・アクティブ：選択シーケンスが成功した後で
付勢され、セレクト・ホールドが付勢されている限り、
適正な選択を示すように付勢状態に留まる１本のライン
である。

タグ・バリツド：制御装置１１からのタグ・ゲートに応
じて付勢され、コントローラ１３によるタグ・デコード
の受信を示す１本のラインである。

ノーマル・エンド：動作の正常な終了点に達したことを
制御装置１１に知らせるための１本のラインである。

チェック・エンド：異常な終了状態が存在することを示
すための１本のラインである。

異常な状態は、バス・イン上のデータ・バイトによって
規定される。

セレクト・アラート１及び２、アンセレクト・アラート
１：セレクト・アラート１は選択されたコントローラ１
３又は磁気ディスク装置１４における誤り状態を示すた
めに用いられ、セレクト・アラート２はビジイ状態を示
すために用いられる。

制御装置１１とコントローラ１３との間のデータ・バイ
トの転送は、セレクト・イン及びセレクト・アウトの付
勢と同期して行われる。

或る磁気ディスク装置１４が選択されていると仮定する
と、制御装置１１からのデータの転送は、コントローラ
１３が制御装置１１ヘシンク・イン信号を送ることに応
じて開始される。

制御装置１１はシンク・イン信号を受取ると、バス・ア
ウトにデータ・バイトを送り出し、同時にシンク・アウ
ト信号を生ずる。

コントローラ１３はシンク・アウト信号を用いてバス・
アウトのデータを内部のレジスタヘゲートする。

最後のデータ・バイトが転送されるまで、コントローラ
１３は制御装置１１ヘシンク・イン信号を繰り返し送る
。

この様なデータ・バイトの転送の間に、第１のデータ・
バイトは直列化され且つ符号化されて磁気変換器に与え
られる。

コントローラ１３は磁気ディスク装置１４と同期してい
るので、直列化された第１のバイトは磁気変換器の下の
位置から始まってトラックに沿って記録される。

設置状況に応じてケーブル１６の長さが変えられる様な
場合には、シンク・イン信号の発生からシンク・アウト
信号が到着するまでの時間、即ち、伝搬遅廷はそれに伴
って変化する。

第１図のシステムにおいて、バイト時間で規定されるケ
ーブル１６の長さは、ハーフ・バイト時間と３バイト時
間との間で変わることが許されている。

データ転送速度が１．９バイト／秒であると仮定すると
、これは約５乃至１３６メートルに相当する。

ケーブルの長さは制御システムとは関係なくライン駆動
器によって制限を受けるだけであるから、更に長くなる
ことも可能である。

第２図及び第３図に示す本発明の実施例は、この様な伝
搬遅廷の差異の影響をなくすことを意図したものである
。

即ち、これらは最初２つのステップにおいて伝搬遅廷を
測定し、その結果に従って、磁気ディスク装置１４への
最初のデータ・バイトが適正な時点にコントローラ１３
に到達するように選定した予定の時点においてシンク・
イン信号を出すことによって問題を解決している。

第２図は磁気ディスク装置１４へ転送される直列データ
のビット時間に対応する８つのビット時間０乃至８のう
ちの任意の１つにおいて選択的にシンク・イン信号を生
ずる回路構成を示している。

これは制御レジスタ２１及び２２、選択デコーダ２３、
セレクク２４、オア回路２５及びアンド回路３１ａ及び
３ｌｂから成るアンド／オア論理回路、及びアンド回路
２６から成る。

制御レジスタ２１の入力は、マイクロプロセッサー２９
からの８ビット制御バイトが供給されるデータ・バス２
８に接続されている。

マイクロプロセッサー２９は、アンド回路２６のための
シンク・イン付勢信号及びアンド回路３１ａ及び３１ｂ
のための書込み動作信号（ＷＯ）及び読取り動作信号（
ＲＯ ）を生ずるように、適正な時点において適当な
制御データ・バイトを制御レジスタ２１にロードする働
きをする。

制御レジスタ２２の入力もデータ・バス２８に接続され
ており、マイクロプロセッサー２９から８ビット制御バ
イトを受取る。

制御レジスタ２２の３本の出力線４，２，１は選択デコ
ーダ２３に接続されている。

選択デコーダ２３は線４，２，１の信号を０乃至７を示
す８つの出力信号のうちの１つに変換する。

選択デコーダ２３の出力信号はセレクタ２４に与えられ
る。

セレクタ２４はビット・リング計数器（図示せず）から
のビット０乃至７信号をも受取るようになっている。

セレクタ２４の出力はアンド回路３１ａ及び３１ｂの入
力にも接続されている。

アンド回路３１ａ及び３１ｂのもう１つの入力は制御レ
ジスタ２１からの制御信号Ｗ０及びＲ０である。

制御レジスタ２２、選択デコーダ２３、セレクタ２４、
及びアンド回路３１ａは、書込み動作中に制御レジスタ
２２によって選択するビット時間０乃至７のうちの任意
の時間にアンド回路２６に信号を与えるように働く。

制御レジスタ２２は予定のビット時間にシンク・イン信
号が生ずることを可能ならしめるようにアンド回路２６
にシンク・イン付勢信号を与えるように働く。

第２図では２つの制御レジスタが用いられているが、こ
れに限らず、１つの制御レジスタだけを用いて適正な制
御信号を生ずるようにしてもよいことはもちろんである
。

又、マイクロプロセッサーによって制御情報を制御レジ
スタにロードするようにしてあるが、他の装置から制御
情報を与えることも可能である。

第３図はシンク・アウト信号がコントローラ１３に到着
するビット時間を定めるための回路構成を示している。

これは制御レジスタ３６及び論理回路３２を含む。

論理回路３２は、ビット０乃至７信号とシンク・アウト
信号とを受取る複数のアンド回路から成り、制御レジス
タ３６に出力信号を与える。

制御レジスタ３６の出力はバス２８によってマイクロプ
ロセッサー２９に接続されている。

データ・バツファ４０もコントローラ１３の１部であり
、制御装置１１からのバス・アウトが接続されている。

図示の如も、シンク・アウト信号はバス・アウトにおけ
るバイトをデータ・バツファ４０内ヘゲートするように
働く。

次のバイト時間中、データ・バツファ４０内のバイトは
、もし磁気ディスク装置において記録されるべきである
ならば、バス２８Ａを介して並直列変換回路５０へ送ら
れて符号化された後、磁気ディスク装置へ送られる。

次に特定の設置状況においてケーブル１６の実際の伝搬
遅廷を測定することに関して第２図及び第３図の構成の
動作について説明する。

先ず最初に行うべきことは、予定の時点においてシンク
・イン信号を生ずることである。

この例の場合、線４，２，１の全てに信号を生じさせる
ような信号パターンを制御レジスタ２２にロードするこ
とによって、Ｔ７時間にシンク・イン信号が生ずる。

即ち、選択デコーダ２３は線４，２，１の信号をセレク
ト・ビット７信号に変換してセレクタ２４に与える。

従って、セレクタ２４はビット７時間にアンド回路３１
に出力を与える。

一方、書込み動作信号ＷＯ及びシンク・イン付勢信号を
もたらす、制御パターンが制御レジスタ２１にロードさ
れていることにより、アンド回路３１ａ及び２６が付勢
されている。

従って、Ｔ７時間にシンク・イン信号がアンド回路２６
から生ずる。

第３図の構成は、バイト変位（遅廷）とは関係な＜Ｔ２
に関するビット変位（遅廷）を定めるように働く。

制御装置１１からくるシンク・アウト信号は論理回路３
２の制御の下に、制御レジスタ３６に受入れられるよう
になっている。

マイクロプロセッサー２９は、シンク・アウト信号が受
信されるまで、相次ぐバイト時間中、制御レジスタ３６
の内容を検査する。

シンク・アウト信号が受信されたことを検出するとき、
マイクロプロセッサーはＴ３時間にシンク・アウト信号
を受取るのに必要なビット変位を次の第１表に従って計
算する。

第１表の１番左の欄は、シンク・イン信号をＴ７時間に
出すときのシンク・アウト信号の到着時間を示している
。

最も短いケーブルでも、シンク・イン信号の発生後４ビ
ット時間以内にはシンク・アウト信号が送られてこない
ほどの長さを有し、且つ最も長いケーブルでも、３バイ
ト時間以内にシンク・アウト信号が送られてくる程度の
長さであるという前提にたって第１表が作成されている
。

中央の２つの欄は左側の欄に示す到着時間に関連した可
能なバイト時間及び実際のビット時間で変位を示してい
る。

実際の伝搬遅廷を定めるプロセスにおける第１のステッ
プはビット変位を定めるだけであり、このステップにお
いては、変位を表わす実際のバイト数は重要でない。

マイクロプロセッサーは、後で使用するためにビット変
位を記憶する。

変位測定の第２のステップは、ビット時間の数とは関係
なく、伝搬遅廷を表わすバイト時間の数を定めることを
含む。

マイクロプロセッサーは、第１表の１番左の欄に示され
ているシンク・アウト信号の到着時間に応じて、シンク
・アウト信号の到着時間をＴ３にするためにシンク・イ
ン信号を送信すべきビット時間の情報をうる。

この情報は制御レジスタ２２に与えられる。

従って、次のシンク・イン信号は、シンク・アウト信号
をＴ３時間に到着させる時間に送信される。

伝搬遅廷中、マイクロプロセッサー２９はバイト時間を
数える。

こうして得られた伝搬遅廷に関するバイト時間測定値と
ビット時間測定値とが加算されて全体の伝搬遅廷値が得
られ、その後の動作において利用される。

第２図において、第２の動作ステップは、第１の動作ス
テップにおいて定めたビット変位に従ったビット時間に
選択デコーダ２３及びセレクタ２４からアンド回路３１
を付勢するパルスを生じさせるようなビット・パターン
を制御レジスタ２２にロードすることによって実行され
る。

例えば、シンク・アウト信号がＴ４時間に受信されたと
仮定すると、第１表のＴ４の行に示されているように、
ビット変位は５ビット＋０，１、又は２バイトである。

従って、次のシンク・イン信号をＴ６時間に生ずるなら
ば、その後の３バイト時間のうちの１つにおけるＴ３時
間にシンク・アウト信号が戻ってくることになる。

このために、制御レジスタ２２にロードされるビット・
パターンは１１０である。

一方、制御レジスタ２１には、アンド回路２６へのシン
ク・イン付勢信号及びアンド回路３ｌｂへの書込み動作
信号を生ずるための制御パターンがロードされる。

こうして、Ｔ６時間にシンク・イン信号が送られる。

これに応じて、次のバイト時間、又はその次のバイト時
間、あるいは更にその次のバイト時間中のＴ３時間にシ
ンク・アウト信号が到着する筈であるから、マイクロプ
ロセッサー２９は非ゼロ・パターンが検出されるまで相
次ぐ３つのバイト時間の各々において制御レジスタ３６
の内容を調べるように動作する。

最初のバイト時間において非ゼロ・パターンが検出され
るならば、バイト変位はＯである。

第２の後続バイト時間中に非ゼロ・パターンが検出され
るならば、バイト変位は１バイトである。

第３の後続バイト中に非ゼロ・パターンが検出されるな
らば、バイト変位は２バイトである。

マイクロプロセッサー２９はバイト変位とビット変位と
を加えて得た値を記憶しておき、その後の書込み動作の
開始に際してシック・イン信号を生ずる時間を定めるた
めに使用する。

第４図は、３つの異なった変位の値、即ち０バイト＋４
ビット、１バイト＋５ビット、及び２バイト＋６ビット
に応じて送信されるシンク・イン信号を示すタイミング
図である。

図示の如く、ビット時間４は制御レジスタのステータス
を変えるための時間として除外されている。

従って、ビット時間４中に行われる筈の動作は１ビット
時間進められるか又は遅らされる。

第５Ａ図乃至第５Ｅ図はシンク・アウトに関するタイミ
ング・エラーを生ずるシステムを示している。

シンク・アウト信号が到着する筈の時間は知られている
ので、システムは５つの起こりらるエラーを検出できる
様に設計されている。

それらのエラーは次の如くである。

（１） １つのバイト時間中に２つのシンク・アウト
信号が到着する。

（２）２つのシンク・イン信号が生ずる間に、全然シン
ク・アウト信号が到着しない。

（３）予期していないときシンク・アウト信号が生ずる
。

（４）シンク・イン信号発生時にシンク・アウト信号が
到着する。

（５）最初のシンク・イン信号の発生前にシンク・アウ
ト信号が到着する。

次に第５Ａ図乃至第４Ｅ図を参照しながらエラー検出態
様について説明する。

第５Ａ図の回路は１つのバイト時間中に２つのシンク・
アウト信号が到着するエラー状態を検出するためのもの
であり、第１のラツチ５０、第２のラツチ５１、アンド
回路５２、擬似シンク・イン信号ＰＳＩを生ずるアンド
回路５３、及び擬似シンク・イン・ゲーテツド信号ＰＳ
ＩＧを生ずるアンド回路５４を有する。

擬似シンク・イン・ゲーテツド信号ＰＳＩＧはラツチ５
０のリセット端子に与えられ且つ別のエラー検出回路に
おいて用いられる。

ラツチ５０は、セット端子にシンク・アウト信号を受取
ると、その出力を高レベルにする。

ラツチ５１は、．ランチ５０の出力が高レベルのとき、
シンク・アウト信号の前縁に応じてセットされる。

ラツチ５０は、書込み動作中のビット７時間にシンク・
アウト予期信号ＥＳＯが存在することに応じて生ずる擬
似シンク・イン・ゲーテツド信号ＰＳＩＧによってリセ
ットされる。

もしシンク・アウト信号が一旦生じた後消滅し、再びＴ
２時間の前に生ずるならば、ラツチ５１がセットされて
、エラー１として示されているエラーの発生を示す。

第５Ｂ図の回路は２つのシンク・イン信号が生ずる間に
全然シンク・アウト信号が到着しないエラー状態を検出
するためのものであり、ランチ６０及び６１、アンド回
路６２．６３、及び反転器６４を含む。

第５Ａ図の回路において発生した擬似シンク・イン信号
ＰＳＩは反転器の入力になっており、又、擬似シンク・
イン・ゲーテッド信号ＰＳＩＧはラツチ６０及びアンド
回路６３の入力になっている。

ラッチ６０はＴ７時間に擬似シンク・イン・ゲーテツド
信号ＰＳＩＧによってセットされる。

ラツチ６１は、ラッチ６０の出力が高レベルのとき、反
転器６４の出力信号の前線によってセットされる。

擬似シンク・イン・ゲーテツド信号ＰＳＩＧが生ずると
きラツチ６１がセット状態になければ、エラー状態の表
示はない。

しかしながら、次のビット７時間にラツチ６０及び６１
がリセットされないと、擬似シンク・イン・ゲーテツド
信号ＰＳＩＧに応じてアンド回路６３はエラー表示を生
ずる。

第５Ｃ図は、予期しないバイト時間にシンク・アウト信
号を受取ることを検出するための回路を示している。

シンク・アウト予期信号ＥＳＯは第２図及び第３図に示
すシステムによって計算されたバイト時間信号である。

この信号は反転器６９によって反転されてアンド回路７
０に与えられる。

アンド回路７０はシンク・アウト信号をも受取る様にな
っている。

アンド回路７０はシンク・アウト信号が生ずる筈の時間
以外の時間中付勢されている。

従って、その時間中にシンク・アウト信号が生ずるなら
ば、アンド回路７０はエラーを示す出力信号を生ずる。

第５Ｄ図のアンド回路７５はＴ７時間にシンクィン信号
とシンク・アウト信号とが生ずる状態を検出するための
ものである。

この様な様態を検出すると、アンド回路７５はエラーを
示す出力信号を生ずる。

これに応じて、データ・バツファはバス・アウトからデ
ータ・バイトを受入れることを禁止される。

第５Ｅ図は最初のシンク・イン信号の発生前にシンク・
アウト信号が到着する竺態を検出するための回路を示し
ている。

ラツチ８０はアンド回路７９の出力によってセットされ
る様になっている。

アンド回路７９は、第５Ｂ図のラツチ６０の出力を反転
器７８によって反転したものと、シンク・アウト信号と
を受取る様になっている。

一旦ラツチ６０の出力が高レベルになると、アンド回路
７９は付勢されないので、ラツチ８０がセットされるこ
とはない。

しかしながら、もしラツチ６０の出力が低レベルのとき
シンク・アウト信号が生ずるならば、ランチ８０はエラ
ーを示す出力信号を生ずる。

第６図は変位、即ち伝搬遅廷を決定するために、第２図
及び第３図のマイクロプロセ゛レサー２９に代って、専
用のハードウエアを用いる別の実施例を示している。

これはビット計数器９０、バイト計数器９１、計数器制
御ラツチ９２、及びこの計数器制御ラツチ９２のセット
入力及びリセット入力に接続されているアンド回路９３
及び９４を含む。

計数器制御ラツチ９２とビット計数器９０とはアンド回
路９５を介して接続されている。

ビット計数器９０及びバイト計数器９１に接続されてい
る変換器９６は、これらの計数器によって測．定したビ
ット及びバイト時間で表わした実際の伝搬遅廷を第３図
の制御レジスタ２２に与えるための適当な制御信号に変
換する機能を有する。

第６図のシステムは次の様に動作する。

計数器制御ラツチ９２は、シンク・イン信号及びキヤリ
プレート信号に応じてアンド回路９３から生ずる信号に
よってセットされる。

キヤリプレート信号は制御レジスタ２２又は他の適当な
手段によって与えられる。

セットされた計数器制御ラツチ９２はアンド回路９５を
付勢して、ビット・クロツク信号をビット計数器９０へ
通過させる。

ビット計数器９０は８ビットの各サイクル毎にバイト計
数器９１を進める信号を生ずる。

計数器制御ラツチ９２がアンド回路９４の出力によって
リセットされると、アンド回路９５が付勢されないので
、ビット計数器９０の歩進は禁止される。

アンド回路９′４の出力は、シンク・アウト信号及びキ
ヤリプレート信号に応じて生ずる。

従もて、計数器９０及び９１は、計数器９０の動作を開
始させるシンク・イン信号の送信時からシンク・アウト
信号の受信時まで、インターフェース・ケーブルの実際
の伝搬遅廷を測定する。

計数器９０及び９１から測定された伝搬遅廷を表わすカ
ウントを受取る変換器９６は、実際に記録すべき時間と
予定の関係を有する時点で第１のデータ・バイトを受取
れること．ができるように、その第１のデータ・バイト
を要求するシンク・イン信号を送信する時点を指示する
制御バイトを生じて？御レジスタ２２に与える。

【図面の簡単な説明】

艶１図は制御装置とコントローラとの間のインターフェ
ースに可変長のケーブルが介在する単純なデニタ処理シ
ステムを示す図、第１Ａ図は第１図の制御装置とコント
ローラとの間のインターフェースを詳細に示す図、第２
図は第１Ａ図のシンク・イン・ラインに送り出すシンク
・イン信号を生ずる回路を示す図、第３図は第１Ａ図の
シンク・アウトラインからシンク・アウト信号を受取る
回路を示實図、第４図は３つの異なった長さのケーブル
、ひいては異なった伝搬遅廷に関連して第２図及び第３
図の回路で生ずる信号のタイミング図、第５Ａ図乃至第
５Ｅ図はシンク・アウト信号についてのタイミングのエ
ラーを検出する回路を示す図、第６図はマイクロプロセ
ッサーの代りに予め配線されたハードウエアを用いる実
施例を示す図である。 １０．．．．．．中央処理装置、１１・・・・・・制御
装置、１３・・・・・・磁気ディスク・コントローラ、
１４・・・・・・磁気ディスク装置、２１及び２２・・
・・・・制御レジスタ、２３・・・・・・選択デコニダ
、２４−′・・・セレクタ、２９・・・・・・マイクロ
プロセッサー、３２・・・・・・論理回路、３６・・・
・・・制御レジスタ、４０・・・・・・データ・バツフ
ァ、９０・・・・・・ビット計数器、９１・・・・・・
バイト計数器、９２・・・・・・計数器制御ラッチ、９
６・・・・・・変換器。

Claims (1)

【特許請求の範囲】
1. １ 設置状況に応じて信号伝搬遅延の異なるインターフ
   ェース・ケーブルによって相互接続されうる第１の装置
   と第２の装置とを有するシステムであって、上記インタ
   ーフェース・ケーブルに接続されていて上記第２の装置
   へ制御信号を送信し、その送信の時点から該制御信号に
   対する上記第２の装置からの応答信号が上記第１の装置
   に受信される時点までの実際の伝搬遅延を測定する測定
   手段と、上記第１の装置が上記第２の装置からのデータ
   ・バイトを予め定めた所望の時点において受信するよう
   に上記測定手段による実際の伝搬遅延測定値に従って定
   められる時点において上記第２の装置へデータ要求制御
   信号を送る手段とが上記第１の装置に設けられているこ
   とを判徴とするデータ転送制御システム。