JPS58144938A - 入力装置 - Google Patents
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- JPS58144938A JPS58144938A JP57027335A JP2733582A JPS58144938A JP S58144938 A JPS58144938 A JP S58144938A JP 57027335 A JP57027335 A JP 57027335A JP 2733582 A JP2733582 A JP 2733582A JP S58144938 A JPS58144938 A JP S58144938A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、２メ一ク接点（Ｘ、Ｙ、Ｚ３電極構造）の構
成となる入力装置に係り、特に、本体とケーブルにて接
続した場合、信号線数を少なくできる入力装置に関する
。
成となる入力装置に係り、特に、本体とケーブルにて接
続した場合、信号線数を少なくできる入力装置に関する
。
第１図、第２図は、上記入力装置にかかる処理方式とし
た、一般的な入力装置の構成を示したものである。１は
、入力装置であり、ケーブル４！／ｃて、主制御回路２
に接続され、該主制御回路２には、ケーブル５により、
ＣＲＴディスプレイ３が接続されている。
た、一般的な入力装置の構成を示したものである。１は
、入力装置であり、ケーブル４！／ｃて、主制御回路２
に接続され、該主制御回路２には、ケーブル５により、
ＣＲＴディスプレイ３が接続されている。
以上のような構成により、入力装置１の表面上の特定位
階を押すと、該特定位置が、主制御回路２により判別さ
れ、該特定位置に対応する文字等を論理処理にて抽出し
、ＣＲＴディスプレイ上に表示する。
階を押すと、該特定位置が、主制御回路２により判別さ
れ、該特定位置に対応する文字等を論理処理にて抽出し
、ＣＲＴディスプレイ上に表示する。
第２図は、入力装置１の概要を示したものであり、基本
構成として、２メ一ク接゛点をマトリクス状に一装置し
た接点群７、該接点群７を制御する制御回路６からなっ
ている。
構成として、２メ一ク接゛点をマトリクス状に一装置し
た接点群７、該接点群７を制御する制御回路６からなっ
ている。
第３図は、第２図を詳細に説明した図である。
編２図で示した、制御回路６は、第１デコーダ（ロ）路
８、＠２デコーダ回路９、セレクタ回路１ｏに対応する
。さらに、接点群７は、Ｓｏ。。〜８ｒ、。
８、＠２デコーダ回路９、セレクタ回路１ｏに対応する
。さらに、接点群７は、Ｓｏ。。〜８ｒ、。
に対応する。
このＳｏ。。〜ＳＦＦνで示される接点シンボルで明ら
かなように、２メ一ク接点は、第１デコーダｒｌ！ｌ
Ｍ ８ 、第２デコーダ回路９、セレクタ回路１０相互
に接続されており、接点オン動作は、３回路の相互結線
が、同一レベルになることを示している。
かなように、２メ一ク接点は、第１デコーダｒｌ！ｌ
Ｍ ８ 、第２デコーダ回路９、セレクタ回路１０相互
に接続されており、接点オン動作は、３回路の相互結線
が、同一レベルになることを示している。
この図は、第１デコーダ回路１６進、第２デコーダＬｏ
ｌ路１６４．セレクタ回路１６進であるため、ｓ ｏｏ
ｏ ゞＳ ＦＦＦで示す接点数は１６Ｘ１６Ｘ１６＝４
０９６ まで識別可能な構成である。
ｌ路１６４．セレクタ回路１６進であるため、ｓ ｏｏ
ｏ ゞＳ ＦＦＦで示す接点数は１６Ｘ１６Ｘ１６＝４
０９６ まで識別可能な構成である。
ここで、各々の回路の接点群に対する接続は以下のよう
になっている。
になっている。
ｘｖｚ
たとえば、
ＳＩＯνの意味は、
Ｘ＝１
Ｙ＝Ｏ
Ｚ＝Ｆ よシ、接点に対応する番地はＯＩ
Ｚ Ｙ Ｘ
つまり、１０進表示では、３８４１番地となる、このよ
りなＳ ｘｖｗで表わされる２メ一ク接点３電極構造列
を示したのが第４図である。
りなＳ ｘｖｗで表わされる２メ一ク接点３電極構造列
を示したのが第４図である。
第４図は、Ｘ幹線より、うす巻き状パターン１１ＸＸＹ
幹線よシ、うず巻き状パターン１１Ｙ１２幹＠は、Ｘ、
Ｙとは、反対側（基本裏面上に配置されている）にあり
、スルホールを介し、うす巻き状パターンＩＩＺの、３
パターンラインで構成されていることを示す。この的で
は、Ｘ、Ｙ。
幹線よシ、うず巻き状パターン１１Ｙ１２幹＠は、Ｘ、
Ｙとは、反対側（基本裏面上に配置されている）にあり
、スルホールを介し、うす巻き状パターンＩＩＺの、３
パターンラインで構成されていることを示す。この的で
は、Ｘ、Ｙ。
Ｚ幹線端部は、各々、第１デコーダ（ロ）路８Ｘｒ端子
、第２デコーダ回路９のＹＦ端子、セレクタ回路の２１
端子に接続されている。
、第２デコーダ回路９のＹＦ端子、セレクタ回路の２１
端子に接続されている。
次に、特定個所のオン動作を抽出する従来列について、
第５図を用いて説明する。
第５図を用いて説明する。
本回路は、２メ一ク接点数４０９６のオン動作位置に対
応する着地を、ラッチ１２にセットするものである。
応する着地を、ラッチ１２にセットするものである。
タイミング発生回路１３、カウンタ１４、インバータ１
５、■）タイプクリップ１６．３人力ＡＮＤ素子１７、
ラッチ１２、その他、第１デコーダ回路８、第２デコー
ダ回路９、セレクタ回路１０゜２メ一ク接点群７から構
成される。
５、■）タイプクリップ１６．３人力ＡＮＤ素子１７、
ラッチ１２、その他、第１デコーダ回路８、第２デコー
ダ回路９、セレクタ回路１０゜２メ一ク接点群７から構
成される。
該構成中、タイミング発生回路１３全中心とした入力制
御回路と、第１、第２デコーダ回路８゜９セレクタ回路
１０を中心とする入力判断手段は、相互をケーブル４で
結ばれている。
御回路と、第１、第２デコーダ回路８゜９セレクタ回路
１０を中心とする入力判断手段は、相互をケーブル４で
結ばれている。
まず、カラ／り１４が、オール０１すなわち、着地Ｏに
位置する２メ一ク接点のオン、オフ動作を調べることか
ら始める。Ｘ／Ｙイネーブル信号１Ｂを、ロウレベルに
する。こうすることにより、第１デコーダ回路８が選定
される。カウンタ１４の出カゼ５は、４ビツトオール０
、又、゛出力２７も、４ビツトオール０であり、各々第
１デコーダ回路８への人力、セレクタ回路ｌＯの入力と
なっている。この処理で、すなわち、 ＹＸ の条件で、オン抽出信号２りがハイレベルになっている
かどうか、パルス出力２０でＤタイプフリップフロップ
１６にとりこむ。もし、ハイレベルであれば、Ｄタイプ
フリップフロップ１６のＱ出力は、ハイレベルに、そう
でなければロウレベルになる。
位置する２メ一ク接点のオン、オフ動作を調べることか
ら始める。Ｘ／Ｙイネーブル信号１Ｂを、ロウレベルに
する。こうすることにより、第１デコーダ回路８が選定
される。カウンタ１４の出カゼ５は、４ビツトオール０
、又、゛出力２７も、４ビツトオール０であり、各々第
１デコーダ回路８への人力、セレクタ回路ｌＯの入力と
なっている。この処理で、すなわち、 ＹＸ の条件で、オン抽出信号２りがハイレベルになっている
かどうか、パルス出力２０でＤタイプフリップフロップ
１６にとりこむ。もし、ハイレベルであれば、Ｄタイプ
フリップフロップ１６のＱ出力は、ハイレベルに、そう
でなければロウレベルになる。
今、ハイレベルにセットされたと考える。次の処［はＸ
／Ｙイネーブル信号１８を、・・イレベルにする。こう
することＫより、インバータ１５の出力がロウレベルに
なシ、第２デコーダ回路９が選定される。しかして、パ
ルス出力２１で３人力ＡＮＤ素子１７の出力信号２３を
チェックした場合、同じくオン抽出信号２２がハイレベ
ルの時は、Ｘ、Ｙ、Ｚ全部の一致がとれたことを示しカ
ウンタ１４の籠がすなわち、２メ一ク接点オン動作位置
に対応することになる。さら傾、前記出力信号２３のタ
イミングで、その時のカウンタ１４の値をラッチ１２に
セットしてしまう。
／Ｙイネーブル信号１８を、・・イレベルにする。こう
することＫより、インバータ１５の出力がロウレベルに
なシ、第２デコーダ回路９が選定される。しかして、パ
ルス出力２１で３人力ＡＮＤ素子１７の出力信号２３を
チェックした場合、同じくオン抽出信号２２がハイレベ
ルの時は、Ｘ、Ｙ、Ｚ全部の一致がとれたことを示しカ
ウンタ１４の籠がすなわち、２メ一ク接点オン動作位置
に対応することになる。さら傾、前記出力信号２３のタ
イミングで、その時のカウンタ１４の値をラッチ１２に
セットしてしまう。
ラッチ１２の出力２４は、言うまでもなく２メ一ク接点
のオン位置を示し、前記出力信号２３により、タイミン
グ発生回路１３で作成されるリード１６号２９を、主制
御回路２に出力することによって、該主制御（１路２が
、２メ一ク接点のオン位Ｉｔを確認することができる。
のオン位置を示し、前記出力信号２３により、タイミン
グ発生回路１３で作成されるリード１６号２９を、主制
御回路２に出力することによって、該主制御（１路２が
、２メ一ク接点のオン位Ｉｔを確認することができる。
もし、Ｘ、Ｙ、Ｚが不一致の場合は、たとえば先に述べ
た、Ｘ、ｚが不一致の時、タイミング（Ｔ、）２０で、
Ｄタイプフリップフロップ１６がセットされず、又、Ｙ
のみ不一致の時、タイミングＴ、ｊｌで３人力ＡＮＤ素
子１７の出力信号２３は、ハイレベルとならないことに
なる。
た、Ｘ、ｚが不一致の時、タイミング（Ｔ、）２０で、
Ｄタイプフリップフロップ１６がセットされず、又、Ｙ
のみ不一致の時、タイミングＴ、ｊｌで３人力ＡＮＤ素
子１７の出力信号２３は、ハイレベルとならないことに
なる。
以下Ｘ、Ｙ、Ｚの完全一致が成立するまでクロック２８
にエリカラ／り１４を歩進させ、そのたびに上記処理内
容を繰）返す。
にエリカラ／り１４を歩進させ、そのたびに上記処理内
容を繰）返す。
しかしながら、以上説明した従来列では、ケーブル４の
侶号耐数は、１５本と多い。スキャンニングすること、
ノイズ耐力アップのため、各々ペア線を使用すると、３
０本となり、ケーブル径も太くなってしまう。前記ケー
ブルは、床面よシ近い位置で接続される丸め、ケーブル
の屈曲、つまシ町とう性が重要ポイントになってくる。
侶号耐数は、１５本と多い。スキャンニングすること、
ノイズ耐力アップのため、各々ペア線を使用すると、３
０本となり、ケーブル径も太くなってしまう。前記ケー
ブルは、床面よシ近い位置で接続される丸め、ケーブル
の屈曲、つまシ町とう性が重要ポイントになってくる。
すなわち、信号線数が多いことは、著しく可とり性を低
下させることになり好ましくない。
下させることになり好ましくない。
可とり性が低下することは、とりもなおさず、接続個所
、つまカコネクタへカがかかることになシ、力の程度、
あるいは経時変化により、接触不良等を誘発し、人力が
できなくなる等、操作性を低下させることにつながって
しまう。
、つまカコネクタへカがかかることになシ、力の程度、
あるいは経時変化により、接触不良等を誘発し、人力が
できなくなる等、操作性を低下させることにつながって
しまう。
本発明の目的は、２メ一ク接点３電極構造で、該電極群
から、オン個所を抽出するための人力判断手段と、該入
力判断手段を制御する入力制御回路の構成を最適化する
ことによシ、該相互を接続するケーブル信号線数を少な
くする入力装置を、提供することにある。
から、オン個所を抽出するための人力判断手段と、該入
力判断手段を制御する入力制御回路の構成を最適化する
ことによシ、該相互を接続するケーブル信号線数を少な
くする入力装置を、提供することにある。
本発明は、２メ一ク３電極接点の構造として、第１デコ
ーダ回路とセレクタ回路、第２デコーダ回路とセレクタ
回路の組合せでオン個所を抽出すること、第１デコーダ
回路と第２デコーダ回路の組付せはめりえないことに盾
目し、該第１デコーダ回路と４４２デコ一ダ回路・＼の
信号を共有化することにより・１ｇ号栂叙を諷ら丁こと
にある。
ーダ回路とセレクタ回路、第２デコーダ回路とセレクタ
回路の組合せでオン個所を抽出すること、第１デコーダ
回路と第２デコーダ回路の組付せはめりえないことに盾
目し、該第１デコーダ回路と４４２デコ一ダ回路・＼の
信号を共有化することにより・１ｇ号栂叙を諷ら丁こと
にある。
次に笑ｍりＵについて説明する。第６図、第７図は、本
発明の一夷鵬列を示す図でめる。スリーステートバフ７
ア９１ （９１−ａ、９１−ｂ、９１−ｃ、９ｌ−ｄ）
、９２ （９２−ａ、９２−ｂ。
発明の一夷鵬列を示す図でめる。スリーステートバフ７
ア９１ （９１−ａ、９１−ｂ、９１−ｃ、９ｌ−ｄ）
、９２ （９２−ａ、９２−ｂ。
９２−Ｃ，９２−ｄ）、それ以外の構成部品は、前述し
たので省略する。
たので省略する。
Ｍ６図、躬７図にてボした１回路動作について汀、第５
図で説明済であり、本発明にかかる部分について以下説
明する。
図で説明済であり、本発明にかかる部分について以下説
明する。
１２ビツトカウンタ１４の出力２５は、各々２° ２
１．２２．２８ ビットに対応し、スリーステートバフ
ア’１１−ａ、９１−ｂ、９１−ｅ。
１．２２．２８ ビットに対応し、スリーステートバフ
ア’１１−ａ、９１−ｂ、９１−ｅ。
９１−ｄ、に入力されている。さらに、該スリーステー
トバフ゛アの出力イネーブル１ｄ号として、Ｘ／Ｙイネ
−フル１ｇ号１８が人力されている。っまり、ｇＸ／Ｙ
イネーブル１ぎ号１８がロウの時、＠ｒＪ＋４己出力２
５の１Ｍ号に、ライン９ｏ上に出力される。前記Ｘ−Ｙ
イネーブル信号１８がロウの時は、第１デコーダ回路８
が選定されているときである。
トバフ゛アの出力イネーブル１ｄ号として、Ｘ／Ｙイネ
−フル１ｇ号１８が人力されている。っまり、ｇＸ／Ｙ
イネーブル１ぎ号１８がロウの時、＠ｒＪ＋４己出力２
５の１Ｍ号に、ライン９ｏ上に出力される。前記Ｘ−Ｙ
イネーブル信号１８がロウの時は、第１デコーダ回路８
が選定されているときである。
同様に、１２ビツトカウンタ１４の出力２６は各々２４
．２３．２＠ 、２９ビツトに対応し、スリーステート
バフ７７９２−ａ、９２−ｂ、９２−ｃ、９２−ｄＫ入
力されている。さらに、該スリーステートパップｒの出
力イネーブル信号として、インバータ１５の出力が人力
されている。つまり、前記Ｘ／Ｙイネーブル信号１８が
ハイの時、前記出力２６の信号は、ライン９ｏ上に出力
される。前記Ｘ／Ｙイネーブル信号１８がハイの時は、
第２デコーダ回路９が選定されているときである。
．２３．２＠ 、２９ビツトに対応し、スリーステート
バフ７７９２−ａ、９２−ｂ、９２−ｃ、９２−ｄＫ入
力されている。さらに、該スリーステートパップｒの出
力イネーブル信号として、インバータ１５の出力が人力
されている。つまり、前記Ｘ／Ｙイネーブル信号１８が
ハイの時、前記出力２６の信号は、ライン９ｏ上に出力
される。前記Ｘ／Ｙイネーブル信号１８がハイの時は、
第２デコーダ回路９が選定されているときである。
以上のごとく接続されている状態で、クロック２８を人
力し、Ｘ／Ｙイネーブル信号を切り替え前述のごとく、
オン個所を抽出すればよい。
力し、Ｘ／Ｙイネーブル信号を切り替え前述のごとく、
オン個所を抽出すればよい。
本実施列によれば、信号線数を適正化でき、（４本減）
効果として、ケーブル径小、可とり性大とすることによ
シ、製品を設置しゃすくできるため据付性が向上できた
。
効果として、ケーブル径小、可とり性大とすることによ
シ、製品を設置しゃすくできるため据付性が向上できた
。
本発明によれば、ケーブル上での信号線数を、適性化で
き、効果として、ケーブル径小、可とり性大とすること
により、製品を設置しやすくできるため、据付性を向上
できた。
き、効果として、ケーブル径小、可とり性大とすること
により、製品を設置しやすくできるため、据付性を向上
できた。
第１図、嘱２図は、一般的な入力装置の構成を示した図
、ｗＪａ図、第４図は、２メ一ク接点３電極構造を示し
た図、第５図は、従来の処理回路構成を説明した図、第
６図、第７図は本発明の実施列である処理回路構成を説
明した図である。 １・・・入力装置、７・・・接点群、８・・・第１デコ
ーダ回路、９・・・２４２デコ、−ダ回Ｍ、１０・・・
セレクタ回路、１４・・・１２ビツトカウンタ、２５・
・・出力、２６・・・第 １ｇ］ 第 ２ 図
、ｗＪａ図、第４図は、２メ一ク接点３電極構造を示し
た図、第５図は、従来の処理回路構成を説明した図、第
６図、第７図は本発明の実施列である処理回路構成を説
明した図である。 １・・・入力装置、７・・・接点群、８・・・第１デコ
ーダ回路、９・・・２４２デコ、−ダ回Ｍ、１０・・・
セレクタ回路、１４・・・１２ビツトカウンタ、２５・
・・出力、２６・・・第 １ｇ］ 第 ２ 図
Claims (1)
- １、Ｘ、Ｙ、Ｚの３電極よ多構成される２メ一ク接点を
マトリクス状に配置し、特定位置にある前Ｗｅ２メーク
接点の３電極相互の短絡を示すオン動作を抽出する入力
判断手段を備え、該入力判断手段は、竺１デコーダ回路
、第２デコーダ回路、セレクタ回路を具備１、前記３電
極で、各々、Ｘ電極は、第１デコーダ回路、Ｘ電極は、
第２デコーダ回路、Ｚ１ｍ極は、セレクタ回路に接続す
るよう構成し、さらに１前記入力判断手段を制御する入
力制御回路を有し、該入力制御回路と、前記入力判断手
段相互をケーブルにて接続した入力装置において、該ケ
ーブル上における、前記第１デコーダ回路、前記第２デ
コーダ回路への信号は、共通となし、前記入力制御回路
にて、前記ケーブル上における信号を切替えることを特
徴とする入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027335A JPS58144938A (ja) | 1982-02-24 | 1982-02-24 | 入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027335A JPS58144938A (ja) | 1982-02-24 | 1982-02-24 | 入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58144938A true JPS58144938A (ja) | 1983-08-29 |
Family
ID=12218189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027335A Pending JPS58144938A (ja) | 1982-02-24 | 1982-02-24 | 入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077225A (ja) * | 1983-10-05 | 1985-05-01 | Pioneer Electronic Corp | キ−ボ−ドエンコ−ド回路 |
-
1982
- 1982-02-24 JP JP57027335A patent/JPS58144938A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077225A (ja) * | 1983-10-05 | 1985-05-01 | Pioneer Electronic Corp | キ−ボ−ドエンコ−ド回路 |
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