JPS58141011A - ミクサ回路 - Google Patents
ミクサ回路Info
- Publication number
- JPS58141011A JPS58141011A JP2333482A JP2333482A JPS58141011A JP S58141011 A JPS58141011 A JP S58141011A JP 2333482 A JP2333482 A JP 2333482A JP 2333482 A JP2333482 A JP 2333482A JP S58141011 A JPS58141011 A JP S58141011A
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- JP
- Japan
- Prior art keywords
- signal
- gate
- drain
- fet
- local oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、２個の電界効果トランジスタ（以下ＦＥＴと
いう）からなシ、信号と局発信号との分離度の良いマイ
クク波用建りナ回路に関する。
いう）からなシ、信号と局発信号との分離度の良いマイ
クク波用建りナ回路に関する。
ＦＩＴのゲートに信号を、ドレインに局発信号を印加し
、ＦＩＴの非線形性によシ生じた中間周波（以下ＩＦと
いう）成分をドレインよシ取）出すＰＩＴｔクサは、ド
レインミクサと呼ばれている。第１図はこのようなミク
サの従来列である。１は信号入力端子、２は局発信号入
力端子、１はＩＦ出力端子、４はソース接地の？！！’
ｒでｈ９．４１，４ｂ、４Ｃはそれ５ぞれＦＩＴの３端
子、ソース、ゲート、ドレインである。ゲー）４ｂには
信号源に対する整合回路６を、ドレインには局発信号源
に対する整合回路６を設け、またドレインはＩＰのみを
通過する一波器８を介してＩＰ出力端子３に接続する。
、ＦＩＴの非線形性によシ生じた中間周波（以下ＩＦと
いう）成分をドレインよシ取）出すＰＩＴｔクサは、ド
レインミクサと呼ばれている。第１図はこのようなミク
サの従来列である。１は信号入力端子、２は局発信号入
力端子、１はＩＦ出力端子、４はソース接地の？！！’
ｒでｈ９．４１，４ｂ、４Ｃはそれ５ぞれＦＩＴの３端
子、ソース、ゲート、ドレインである。ゲー）４ｂには
信号源に対する整合回路６を、ドレインには局発信号源
に対する整合回路６を設け、またドレインはＩＰのみを
通過する一波器８を介してＩＰ出力端子３に接続する。
なお、ｒは信号およびＩＦＣ）漏洩を防ぐための一波器
、ｊｌ ｔ １０ ｔ １１は直流阻止用キャパシタ、
ＩｊｅＪｊは高周波を阻止する高周波チ３−り回路ある
いは低域通過一波器、１４はゲートバイアス端子、１５
はドレインバイアス端子である・上記の回路で線、ドレ
イン４Ｃに印加した局発信号によルドレインーソース関
電圧が叢化し、ＦｇＴ４０ドレインコンダクタンスｔａ
およびゲート−ドレイン間容量Ｃ２ｄの非線形性によ
シ、グー）４ｍ）Ｋ印加された信号は工Ｆ信号に変換さ
れ、ｘｙ出力端子１に現われる。
、ｊｌ ｔ １０ ｔ １１は直流阻止用キャパシタ、
ＩｊｅＪｊは高周波を阻止する高周波チ３−り回路ある
いは低域通過一波器、１４はゲートバイアス端子、１５
はドレインバイアス端子である・上記の回路で線、ドレ
イン４Ｃに印加した局発信号によルドレインーソース関
電圧が叢化し、ＦｇＴ４０ドレインコンダクタンスｔａ
およびゲート−ドレイン間容量Ｃ２ｄの非線形性によ
シ、グー）４ｍ）Ｋ印加された信号は工Ｆ信号に変換さ
れ、ｘｙ出力端子１に現われる。
なお、このドレインＺクチでは信号からＩＰへｆ換利優
があるという特長がある。しかし、前述のドレインフン
ダクタンスＦｄ とゲート・ドレイン間容量Ｃｆｄの非
線形性が小さいため局発信号電力を大きくしなければな
らないという欠点があった。このため、局発信号源には
比較的出力電力の大きな局部発振器を用いるか、あるい
は、局部発振器とζフサの間に局発信号の増＃Ａ器が必
要であった。さらに、ドレイン４Ｃから局発信号入力端
子２への信号および工？の漏洩を防ぐためＦ波器１が、
ドレイン４Ｃから工Ｆ出力端子３への信号および局発信
号の漏洩を防ぐためＫＰ波器８が必要であ夛、回路が複
雑で小形化に不遍轟であるという欠点もあった。
があるという特長がある。しかし、前述のドレインフン
ダクタンスＦｄ とゲート・ドレイン間容量Ｃｆｄの非
線形性が小さいため局発信号電力を大きくしなければな
らないという欠点があった。このため、局発信号源には
比較的出力電力の大きな局部発振器を用いるか、あるい
は、局部発振器とζフサの間に局発信号の増＃Ａ器が必
要であった。さらに、ドレイン４Ｃから局発信号入力端
子２への信号および工？の漏洩を防ぐためＦ波器１が、
ドレイン４Ｃから工Ｆ出力端子３への信号および局発信
号の漏洩を防ぐためＫＰ波器８が必要であ夛、回路が複
雑で小形化に不遍轟であるという欠点もあった。
〔発明の目的〕
に比べて必要なり波器が少ないため、小形化でき、まえ
、印加すべき局発電力が小さくて隣むＦＪ３！Ｔｆクサ
回路を提供することを目的とする。
、印加すべき局発電力が小さくて隣むＦＪ３！Ｔｆクサ
回路を提供することを目的とする。
本発明Ｆｉ２個のＦＢ’ｌ’のソースを共通接地し、そ
れぞれのゲートおよびドレインに直流バイアスを印加し
、ｌＩ！Ｊ１のＦＥＴのゲートに信号を、第２のＦＩＴ
のゲートに局発信号をそれぞれ印加し、第１および第２
のＰＪＣＴのドレインをキャパシタを介して接続し、第
１のＰＥＴのドレインからＩＰ比出力得ることを特徴と
するミクサ回路である。
れぞれのゲートおよびドレインに直流バイアスを印加し
、ｌＩ！Ｊ１のＦＥＴのゲートに信号を、第２のＦＩＴ
のゲートに局発信号をそれぞれ印加し、第１および第２
のＰＪＣＴのドレインをキャパシタを介して接続し、第
１のＰＥＴのドレインからＩＰ比出力得ることを特徴と
するミクサ回路である。
以下本発明の一実ＭＡ的を図面を参照して説明する。即
ち、信号入力端子２１は直流阻止用キャパシタ２９およ
び整合回路２６を介して第１のｐｇｒｚ４ｏゲート２４
’Ｏに接続され、このゲート２４ｂは高周波を阻止する
高周波チョークあるｉは低域通過Ｆ波器３２を介してバ
イアス端子：１ｇＫ１１１続される。前記ＦＥ’Ｘ”１
４のソース２４ａは接地され、Ｉ！ＰＢ７２４のドレイ
ン２４ｃは高周波信号を阻止する高周波チョークあるい
は低域通過Ｐ波器３３を介してバイアス端子ｓＨｃ接続
される。前記ドレイン２４０はＩＦのみを通過するＰ波
器２８および直流阻止用キャパシタ３１を介してｘｙ出
力端子ｘｘｒ１ｃ接続されると共に、キャパシタ４Ｃを
介して第２のＦｇＴｊｊＯドレイン１ｌｃＫ接続される
。
ち、信号入力端子２１は直流阻止用キャパシタ２９およ
び整合回路２６を介して第１のｐｇｒｚ４ｏゲート２４
’Ｏに接続され、このゲート２４ｂは高周波を阻止する
高周波チョークあるｉは低域通過Ｆ波器３２を介してバ
イアス端子：１ｇＫ１１１続される。前記ＦＥ’Ｘ”１
４のソース２４ａは接地され、Ｉ！ＰＢ７２４のドレイ
ン２４ｃは高周波信号を阻止する高周波チョークあるい
は低域通過Ｐ波器３３を介してバイアス端子ｓＨｃ接続
される。前記ドレイン２４０はＩＦのみを通過するＰ波
器２８および直流阻止用キャパシタ３１を介してｘｙ出
力端子ｘｘｒ１ｃ接続されると共に、キャパシタ４Ｃを
介して第２のＦｇＴｊｊＯドレイン１ｌｃＫ接続される
。
前記中ヤパシタ４０は、第１（ＤＦｌＴＪ４および第２
のＦＩＴＪ５４０最適バイアス条件が一般に異なるから
、第１ＯＦＢＴのドレイン２４ｃと第２のＦＩＴのドレ
イン２１ｃを直流的に分離し、さらにｘｙを阻止するた
めのものである。
のＦＩＴＪ５４０最適バイアス条件が一般に異なるから
、第１ＯＦＢＴのドレイン２４ｃと第２のＦＩＴのドレ
イン２１ｃを直流的に分離し、さらにｘｙを阻止するた
めのものである。
前記ドレイン２５ｃは高周波信号を阻止する高周波チョ
ークあるｉは低域通過−波器３５を介してバイアス端子
３＃に接続堪れ、Ｆｌ’ｒ！ｊのソース２５ｈは接地さ
れる。前記１ｍτ２５のゲート２５ｂは局発信号源に対
する整合回路２１および直流阻止用キャパシタ３０を介
して局発信号入力端子２２に接続されると共に高周波信
号を阻止する高周波チョークあるいは低域通過Ｆ波器３
４を介してバイアス端子３８に接続される。
ークあるｉは低域通過−波器３５を介してバイアス端子
３＃に接続堪れ、Ｆｌ’ｒ！ｊのソース２５ｈは接地さ
れる。前記１ｍτ２５のゲート２５ｂは局発信号源に対
する整合回路２１および直流阻止用キャパシタ３０を介
して局発信号入力端子２２に接続されると共に高周波信
号を阻止する高周波チョークあるいは低域通過Ｆ波器３
４を介してバイアス端子３８に接続される。
即ち、信号を信号入力端子２１よプ第１のＦＩＴのゲー
トＺ４ｂに印加し、局発信号を局発 ゛信号入力端子２
２よシ第２のＰＥＴのゲート２５ｂｆｆＣ印加すること
によシ、局発信号は第２のＦＥｉ’！’２ｇで増幅され
て第１のＦｆＣＴのドレインＪ４ｃに印加されるため、
局発信号入力端子２２で必要となる局発信号電力を小さ
くすることがで暑る。このミクサ回路では、第２のＦＥ
Ｔ２６のゲートに印加された局発信号電力は増幅嘔れて
第１ｆ）ＦＥＴ２４のドレイン−ソース間に印加され、
第１Ｃ）ＰＪＣＴ２４のドレインコンダタタンスＰａお
よびゲート ・ドレイン間容量ｃｔａｏ非線形効果によ
シ、第１のＦＥＴのグー）ｊ４ｂＫ印加された信号はＩ
Ｆに変換され、Ｐ波器２８および午ヤパシタ３１を介し
てｘｙ出力端子２３よシ取り出される。さらに、第２の
ｙｙ、ｒｘｔのドレイン・ゲート間で信号および工？に
対するアイソレーションが得られるため、第１因の従来
列で用いられていたＰ波ｌ＃ｒｙが省略できる。また、
キャパシタ４０は局発信号のみを通過し、ｘＦに対して
は高いインピーダンスを呈するよう設計することで、第
１０ＦｆｅＴのドレインｆｆ１４ｃｌ（現われるＩＰ電
力をすべてＩＰ出力端子ｚ１から取シ出すことができる
。
トＺ４ｂに印加し、局発信号を局発 ゛信号入力端子２
２よシ第２のＰＥＴのゲート２５ｂｆｆＣ印加すること
によシ、局発信号は第２のＦＥｉ’！’２ｇで増幅され
て第１のＦｆＣＴのドレインＪ４ｃに印加されるため、
局発信号入力端子２２で必要となる局発信号電力を小さ
くすることがで暑る。このミクサ回路では、第２のＦＥ
Ｔ２６のゲートに印加された局発信号電力は増幅嘔れて
第１ｆ）ＦＥＴ２４のドレイン−ソース間に印加され、
第１Ｃ）ＰＪＣＴ２４のドレインコンダタタンスＰａお
よびゲート ・ドレイン間容量ｃｔａｏ非線形効果によ
シ、第１のＦＥＴのグー）ｊ４ｂＫ印加された信号はＩ
Ｆに変換され、Ｐ波器２８および午ヤパシタ３１を介し
てｘｙ出力端子２３よシ取り出される。さらに、第２の
ｙｙ、ｒｘｔのドレイン・ゲート間で信号および工？に
対するアイソレーションが得られるため、第１因の従来
列で用いられていたＰ波ｌ＃ｒｙが省略できる。また、
キャパシタ４０は局発信号のみを通過し、ｘＦに対して
は高いインピーダンスを呈するよう設計することで、第
１０ＦｆｅＴのドレインｆｆ１４ｃｌ（現われるＩＰ電
力をすべてＩＰ出力端子ｚ１から取シ出すことができる
。
なお、Ｋ２ｆｌＡＦＣｈｙｙＬ”ＣＶｓｔイ”ｌｔｌ、
＄２１）ｙＢＴ２５の出力インピーダンスと第１のＰＥ
Ｔのドレイン２４ｃを見込んだインピーダンスとを整合
させるような段間回路を設けることによって、第１のＦ
ｇＴＺ４に供給される局発信号電力をさらに大きくする
ことができる。第３因は、第２因のきフサ回路で一点鎖
線でｌ！ｉまれ九部分５０、すなわち、第１および第２
のＦＥＴ２４ ｅ ｚ ５とキャパシタ４００部分を、
飼えばＧａＡｓの基板上に集積化し九場合のパターン図
である。同図において、４１は第１のＦＩＴ。
＄２１）ｙＢＴ２５の出力インピーダンスと第１のＰＥ
Ｔのドレイン２４ｃを見込んだインピーダンスとを整合
させるような段間回路を設けることによって、第１のＦ
ｇＴＺ４に供給される局発信号電力をさらに大きくする
ことができる。第３因は、第２因のきフサ回路で一点鎖
線でｌ！ｉまれ九部分５０、すなわち、第１および第２
のＦＥＴ２４ ｅ ｚ ５とキャパシタ４００部分を、
飼えばＧａＡｓの基板上に集積化し九場合のパターン図
である。同図において、４１は第１のＦＩＴ。
４２唸第２のＦＥＴで、４１ａ、４２＊はそれぞれの各
ＦＩＴのソース、４１ｂ、４１ｂはそれぞれ各！ＦＩＴ
Ｃ）ゲート、４１ｃ 、４２ｃはそれぞれ各ＰＫＴＯド
レインであ！Ｄ％ ４３Ｂ＜ｌ。
ＦＩＴのソース、４１ｂ、４１ｂはそれぞれ各！ＦＩＴ
Ｃ）ゲート、４１ｃ 、４２ｃはそれぞれ各ＰＫＴＯド
レインであ！Ｄ％ ４３Ｂ＜ｌ。
形のギャップ・キャパシタである。
第４因は、第３図に相当す壱部分の他の実施阿で、４４
は第１のＦｌ’ｌ’、４５位第２のＦＥＴ。
は第１のＦｌ’ｌ’、４５位第２のＦＥＴ。
４ｇｔｉ２個の導体間に８１０．等の絶縁ｆ１４６＆を
設けたナンドイッチ構造のキャパシタ、４７１は特性イ
ンピーダンスｚｏ、長さＩＯ伝送線路である。ここで、
伝送線路４１の２．訃よびｌが、 を満足するように選べば、第２のＦＥＴ４ｊの出力イン
ピーダンス２ｍ が第１のＦＩＴＯドレイン４４ｃから
第１のＦＥＴ４４を見込んだインピーダンスｚ１に整合
できる。ただし、βは伝送線路４ｒの位相定数％ Ｚｔ
は第２のＦＥＴ４６の出力インピーダンスＺｔ の複素
共役である。
設けたナンドイッチ構造のキャパシタ、４７１は特性イ
ンピーダンスｚｏ、長さＩＯ伝送線路である。ここで、
伝送線路４１の２．訃よびｌが、 を満足するように選べば、第２のＦＥＴ４ｊの出力イン
ピーダンス２ｍ が第１のＦＩＴＯドレイン４４ｃから
第１のＦＥＴ４４を見込んだインピーダンスｚ１に整合
できる。ただし、βは伝送線路４ｒの位相定数％ Ｚｔ
は第２のＦＥＴ４６の出力インピーダンスＺｔ の複素
共役である。
すなわち、従来のように入出力インピーダンスが５０ｇ
のミクサおよび増幅器を相互に接続してミクサ回路を構
成する場合に比べ、本実施列ではミクｔ＠路は非常に小
形で、かつ第１のＦＮ！丁に充分大きな局発信号電力を
能率よく印加することができる。
のミクサおよび増幅器を相互に接続してミクサ回路を構
成する場合に比べ、本実施列ではミクｔ＠路は非常に小
形で、かつ第１のＦＮ！丁に充分大きな局発信号電力を
能率よく印加することができる。
尚、第３ＦＩＡ及び第４図に示す実ＪＩＩＭのように集
積化し九場合には大幅な小形化が可能であること、従来
の個別の素子をボンディングによシＷ！続する場合に比
べ組み立て時の工程を大幅に短縮できること等の利点が
ある。
積化し九場合には大幅な小形化が可能であること、従来
の個別の素子をボンディングによシＷ！続する場合に比
べ組み立て時の工程を大幅に短縮できること等の利点が
ある。
以上述べたように本発明によれば次のような効果がある
。
。
■ミクサ回路に加える局発信号電力紘比較的小さくてよ
い。 − ■必要なＰ波器鉱第１のＦＩＴのドレインに接続される
、ＩＰを通過し、信号および局発信号を阻止するＰ波Ｉ
１１個で済むため、回路が小形化できる。
い。 − ■必要なＰ波器鉱第１のＦＩＴのドレインに接続される
、ＩＰを通過し、信号および局発信号を阻止するＰ波Ｉ
１１個で済むため、回路が小形化できる。
■従来のミクサ回路に比較し、ＦＥＴは１１ｍ増加する
が、比較的大面積を占めるｐ波器が減る為、集積化する
上で好都合である。
が、比較的大面積を占めるｐ波器が減る為、集積化する
上で好都合である。
０２１ｍｏＦＩＴとキャパシタを同一半導体４板上に形
成することによシ、回路をさらに小形化できる。
成することによシ、回路をさらに小形化できる。
第１図は従来０ＦＥＴドレインミクサを示す構成説明図
、第２図は本発明の一実施的を示す構成説明図、第３図
は本発明によるＦｇＴ ミクサの一部分のパターンのｍ
−１を示す図、第４図は同じく他の例を示す図である。 １会２１・−信号入力端子、２．：１２−局発信号入力
端子、Ｊ ｅ Ｚ Ｂ−Ｉ Ｐ出力端子、４゜１４ｅ１
６，４１．４２−ＦＩＴ、１４．１５゜ｓｇ、ｓｒ、ｓ
ｇ、ｓｓ−バイアス端子、４０゜４３．４６−局代信号
を通過し、工Ｆを阻止するキャパシタ。 出願人代理人 弁理士 鈴 圧式 彦
、第２図は本発明の一実施的を示す構成説明図、第３図
は本発明によるＦｇＴ ミクサの一部分のパターンのｍ
−１を示す図、第４図は同じく他の例を示す図である。 １会２１・−信号入力端子、２．：１２−局発信号入力
端子、Ｊ ｅ Ｚ Ｂ−Ｉ Ｐ出力端子、４゜１４ｅ１
６，４１．４２−ＦＩＴ、１４．１５゜ｓｇ、ｓｒ、ｓ
ｇ、ｓｓ−バイアス端子、４０゜４３．４６−局代信号
を通過し、工Ｆを阻止するキャパシタ。 出願人代理人 弁理士 鈴 圧式 彦
Claims (1)
- 第１の電界効果トランジスタ及び第２の電界効果トラン
ジスタのそれぞれソースを接地し、それぞれのゲート及
びドレインに直流バイアスを印加し、第１０電界効果ト
ランジスタのゲートに信号を、第２の電界効果トランジ
スタのゲートに局発信号をそれぞれ印加し、第１の電界
゛効果トランジスタ及び第２の電界効果トランジスタの
ドレインを中ヤバシタを介して接続し、第１の電界効果
トランジスタのドレインから中間周波出力ｆ４ることを
特徴とするミクサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333482A JPS58141011A (ja) | 1982-02-16 | 1982-02-16 | ミクサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333482A JPS58141011A (ja) | 1982-02-16 | 1982-02-16 | ミクサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58141011A true JPS58141011A (ja) | 1983-08-22 |
Family
ID=12107676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2333482A Pending JPS58141011A (ja) | 1982-02-16 | 1982-02-16 | ミクサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58141011A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715402A1 (en) * | 1994-11-29 | 1996-06-05 | Nec Corporation | Frequency mixing circuit having a low signal leakage between input signal paths |
| EP0716500A3 (ja) * | 1994-10-28 | 1996-07-03 | Murata Manufacturing Co |
-
1982
- 1982-02-16 JP JP2333482A patent/JPS58141011A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0716500A3 (ja) * | 1994-10-28 | 1996-07-03 | Murata Manufacturing Co | |
| EP0715402A1 (en) * | 1994-11-29 | 1996-06-05 | Nec Corporation | Frequency mixing circuit having a low signal leakage between input signal paths |
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