JPS58134463A - ダイナミックメモリ・セル - Google Patents
ダイナミックメモリ・セルInfo
- Publication number
- JPS58134463A JPS58134463A JP57016428A JP1642882A JPS58134463A JP S58134463 A JPS58134463 A JP S58134463A JP 57016428 A JP57016428 A JP 57016428A JP 1642882 A JP1642882 A JP 1642882A JP S58134463 A JPS58134463 A JP S58134463A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- memory cell
- region
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野ン
本発明はダイナミックメモリセルに係り、特に＾密度化
に適し、鯛造プロセスの条件決定が容易なダイナミック
メモリセルに関するものである。
に適し、鯛造プロセスの条件決定が容易なダイナミック
メモリセルに関するものである。
〈発明の技術的背景とその問題ａ）
従来、ダイナ２ツクセルは１１ｇ１図乃至爾３図に示す
ように構成されている。
ように構成されている。
ｇｔ図に１トランジスタｌキヤパシタで１ビツトを構成
するダイナミックメモリセルの等画回路を示す。第２図
にはこのようなダイナミックメモリセルの一従来例のＷ
ｒｔｇｔｉｓ図を模式的に示す。
するダイナミックメモリセルの等画回路を示す。第２図
にはこのようなダイナミックメモリセルの一従来例のＷ
ｒｔｇｔｉｓ図を模式的に示す。
嬉２図に示すダイナミックメモリセルは１６ Ｋダイナ
ミックＲＡＭ、６４にダイナミックＲＡＭ等で多様され
最も一般的なものである。
ミックＲＡＭ、６４にダイナミックＲＡＭ等で多様され
最も一般的なものである。
箒、１図において、メモリセルは、転送用トランジスタ
（１）とキャパシタ（２）によって構成され、ワード線
（４）とピッ）ＩＩ（５）に所定の電圧が印加され九メ
モリセルが選択される０ 第２図はこのメモリセルの斬面峨略図を示し、Ｐ４１１
基板（６）に欅ヤパシタ用ｎｌｉ不純物領域（力、ビッ
ト線用ｎ＋型不純物領域（８）が形成され、その上に第
１ゲート酸化威（９）を介して中ヤパシタ用第１ポリシ
リコン層電極Ｑｌが第２ゲート酸化膜（９）′を介して
ゲート電極用第２ポリシリコン層ＣＩυが形成されこの
ゲート電４Ｑυにｉワード線用Ｍ配線αりが接続されて
いる。このメモリセル構造において、素子量分−にゲー
ト酸化１ｍ（絶縁ＩＩ）より数倍以とも厚いフィールド
酸化膜ａ謙を必要とするため、素子間分離に大勝なスペ
ースをとり、ｌｌｌ１集積化に適しているとはぎい―か
った。
（１）とキャパシタ（２）によって構成され、ワード線
（４）とピッ）ＩＩ（５）に所定の電圧が印加され九メ
モリセルが選択される０ 第２図はこのメモリセルの斬面峨略図を示し、Ｐ４１１
基板（６）に欅ヤパシタ用ｎｌｉ不純物領域（力、ビッ
ト線用ｎ＋型不純物領域（８）が形成され、その上に第
１ゲート酸化威（９）を介して中ヤパシタ用第１ポリシ
リコン層電極Ｑｌが第２ゲート酸化膜（９）′を介して
ゲート電極用第２ポリシリコン層ＣＩυが形成されこの
ゲート電４Ｑυにｉワード線用Ｍ配線αりが接続されて
いる。このメモリセル構造において、素子量分−にゲー
ト酸化１ｍ（絶縁ＩＩ）より数倍以とも厚いフィールド
酸化膜ａ謙を必要とするため、素子間分離に大勝なスペ
ースをとり、ｌｌｌ１集積化に適しているとはぎい―か
った。
第３図に他の従来例を示−ｊｌ’、ｏ尚、第３図におい
一□ て、第２図と同−一所は同一符号を付す０これは１９７
９ ＩＥＥＩＢ Ｉｎｔｅｒｎａｔｉｏｎａｌ ８ｏ１
ｉｄ −８ｔａｔｅ Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅ
ｎｃｅ （ｌ５８ＣＣ）のＤｉｇｅｓｔ ｏｆ ’ｌ’
ｅｃｈｖｉｃａｌ ｐａｐｅｒｓ記載の＠Ｄｙｎａｍｉ
ｃ ３１ｅｍｏｒｉｅｓ ” ｐｐ、 １５４に開示さ
れた技術である。この従来例のメモリセルでは素子間分
離に厚いフィールド酸化層を用いず、薄いゲート絶縁属
（ここでは酸化１［Ｃ４１と窒化膜時の２層構造）で対
処し高集積化ｉより一層適したダイナミックメモリセル
となっている。
一□ て、第２図と同−一所は同一符号を付す０これは１９７
９ ＩＥＥＩＢ Ｉｎｔｅｒｎａｔｉｏｎａｌ ８ｏ１
ｉｄ −８ｔａｔｅ Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅ
ｎｃｅ （ｌ５８ＣＣ）のＤｉｇｅｓｔ ｏｆ ’ｌ’
ｅｃｈｖｉｃａｌ ｐａｐｅｒｓ記載の＠Ｄｙｎａｍｉ
ｃ ３１ｅｍｏｒｉｅｓ ” ｐｐ、 １５４に開示さ
れた技術である。この従来例のメモリセルでは素子間分
離に厚いフィールド酸化層を用いず、薄いゲート絶縁属
（ここでは酸化１［Ｃ４１と窒化膜時の２層構造）で対
処し高集積化ｉより一層適したダイナミックメモリセル
となっている。
前述のように＃１２図に示す従来例には高集積化には適
さないという欠点があった。
さないという欠点があった。
一方、第３図に示す従来例では高集積化に対しては第２
図の例より一層適したメモリセルにはなっている。しか
し、メモリセルのキャパシタの電極となるポリシリコン
層Ｑ（Ｉと対向するＰｆｊ１基板（６）が表面のｎｉｌ
域（７） 、 （８ど関の分離に十分耐える不純物一度
でなければならず、一方メモリセルの転送トランジスタ
（第１図の１）のチャネル領域となるのも同じＰ ＩＩ
Ｉ Ｑ ４１ （６）の表［１領域・−であるため。
図の例より一層適したメモリセルにはなっている。しか
し、メモリセルのキャパシタの電極となるポリシリコン
層Ｑ（Ｉと対向するＰｆｊ１基板（６）が表面のｎｉｌ
域（７） 、 （８ど関の分離に十分耐える不純物一度
でなければならず、一方メモリセルの転送トランジスタ
（第１図の１）のチャネル領域となるのも同じＰ ＩＩ
Ｉ Ｑ ４１ （６）の表［１領域・−であるため。
とのｐＨ基板（６）は転送トランジスタの一値蝋圧の設
定に最適な不純物一度であることも同時に満永す必要が
ある。このような点からｐＨ基板（６）の不純物濃度の
決定、絶縁膜厚の設定等、製造条件の選択が―しくなる
。
定に最適な不純物一度であることも同時に満永す必要が
ある。このような点からｐＨ基板（６）の不純物濃度の
決定、絶縁膜厚の設定等、製造条件の選択が―しくなる
。
〈発明の目的〉
本発明は上記点に鑑みなされ丸もので一造条件の選択が
容易で、１１ｉＩ＋集積化に適し、しかも同じ面積でメ
モリセルの静電容量を増加させ、又、α線によるソフト
エラー耐性も向上させたメモリセルを提供する事を目的
とするものである０〈発明の概要〉 本発明は、第１４１を型の半導体基板と、この半導体着
板表面に形成されたこの半導体基板より不純物一度の高
い第１４罐臘の第１半導体領域と、この４１半導体績域
より浅くかつ一方端で前記半導体基板にまたがって形成
された′ｓ２導電型の第２の半導体領域と、この第２半
導体領域と前記第１半導体表面領域上に絶縁膜を介して
形成さｎた導り層と、この導ＩＩＥ１１と前記半導体基
板によって形成されるキャパシタと、前記導電層と前記
ｉｌｌ半導体領域と前記絶ｍ膜とによ□って形成される
素子量分Ｓ領域とを具備したダイナミックメモリセルを
提供するものである０ 〈発明の実施例〉 以下、図面を参照して本発明を実施例に着き詳細に説明
する。
容易で、１１ｉＩ＋集積化に適し、しかも同じ面積でメ
モリセルの静電容量を増加させ、又、α線によるソフト
エラー耐性も向上させたメモリセルを提供する事を目的
とするものである０〈発明の概要〉 本発明は、第１４１を型の半導体基板と、この半導体着
板表面に形成されたこの半導体基板より不純物一度の高
い第１４罐臘の第１半導体領域と、この４１半導体績域
より浅くかつ一方端で前記半導体基板にまたがって形成
された′ｓ２導電型の第２の半導体領域と、この第２半
導体領域と前記第１半導体表面領域上に絶縁膜を介して
形成さｎた導り層と、この導ＩＩＥ１１と前記半導体基
板によって形成されるキャパシタと、前記導電層と前記
ｉｌｌ半導体領域と前記絶ｍ膜とによ□って形成される
素子量分Ｓ領域とを具備したダイナミックメモリセルを
提供するものである０ 〈発明の実施例〉 以下、図面を参照して本発明を実施例に着き詳細に説明
する。
第４図はＡＩワード線、ｎ＋ビット線構造のメモリセル
のワード線方向のｉ面概略図である。第４図にお臥てＰ
型基板−上に更にＰ型不純物を注入してＰ＋領域４Ｉを
形晟尼、この表面に電荷蓄積領域となるｎ＋［域ムを同
じくイオン注入で形成する。この後、ａｔゲ二ト酸化Ｉ
Ｉ （５１）を介して４１ポリシリコン１、第２ゲート
酸化ｍ （５２）を介して第２ポリシリコン■を選択的
に形成しイオン注入してピット線となる１層４シ、（至
）を形成する。以下絶縁層（４７）形成後コンタクト孔
を開口し第２ポリシリコン層−をワード線と雇るＡｔ層
−に接続する。ｎ”ｔａ→をソース・ドレインとし、ｓ
２ポリシリコン層・樽をゲート電極、ｐｍ基板−の表面
をチャネル形成領域４１とするトランジスタが転送トラ
ンジスタとなる。又、Ｐ領域４１）のうちｎＮＩｔＱな
しに直接第１ゲート酸化瞑（５１）を介してｊｌｌｌリ
ポ９フン層−と対向している部分が素子量分−領域団、
つまり電荷蓄積領域−とビット線−の分層となる。
のワード線方向のｉ面概略図である。第４図にお臥てＰ
型基板−上に更にＰ型不純物を注入してＰ＋領域４Ｉを
形晟尼、この表面に電荷蓄積領域となるｎ＋［域ムを同
じくイオン注入で形成する。この後、ａｔゲ二ト酸化Ｉ
Ｉ （５１）を介して４１ポリシリコン１、第２ゲート
酸化ｍ （５２）を介して第２ポリシリコン■を選択的
に形成しイオン注入してピット線となる１層４シ、（至
）を形成する。以下絶縁層（４７）形成後コンタクト孔
を開口し第２ポリシリコン層−をワード線と雇るＡｔ層
−に接続する。ｎ”ｔａ→をソース・ドレインとし、ｓ
２ポリシリコン層・樽をゲート電極、ｐｍ基板−の表面
をチャネル形成領域４１とするトランジスタが転送トラ
ンジスタとなる。又、Ｐ領域４１）のうちｎＮＩｔＱな
しに直接第１ゲート酸化瞑（５１）を介してｊｌｌｌリ
ポ９フン層−と対向している部分が素子量分−領域団、
つまり電荷蓄積領域−とビット線−の分層となる。
次に本発明の他の実施例を図面に従い説明する。
８５図はＡＩビット線、嬉２ポリシリコンワード線構造
のメモリセルのビット纏方向の断面概略図である。第５
図において、第４図と同一箇所は同一符号を付して説明
する。Ｐｆｊ１基板−上にＰ領域、４１）を形成する。
のメモリセルのビット纏方向の断面概略図である。第５
図において、第４図と同一箇所は同一符号を付して説明
する。Ｐｆｊ１基板−上にＰ領域、４１）を形成する。
ｎ領域禰、 ；ｔｌ’はそれぞれ′４荷蓄積領域となる
。ｎｌ１ｉＩｉ域、４Ｓ 、 ｔｄをソース、ドレイン
とし、第２ポリシリコン層祷をゲート電極、Ｐｆｊ１基
板１４Ｇの表面をチャネル形成領域端とするトランジス
タが転送トランジスタとなる０第２ポリシリコン層Ｉは
ワード線となる。さらに絶縁層１４０を介してビット線
となる１層、４が形成されている。又、Ｐ＋値域、４１
Ｊのうち＄１ポリシリコン層４ｊとゲート酸化膜を介し
て対向している部分が素子量分１ｍ領域］である。
。ｎｌ１ｉＩｉ域、４Ｓ 、 ｔｄをソース、ドレイン
とし、第２ポリシリコン層祷をゲート電極、Ｐｆｊ１基
板１４Ｇの表面をチャネル形成領域端とするトランジス
タが転送トランジスタとなる０第２ポリシリコン層Ｉは
ワード線となる。さらに絶縁層１４０を介してビット線
となる１層、４が形成されている。又、Ｐ＋値域、４１
Ｊのうち＄１ポリシリコン層４ｊとゲート酸化膜を介し
て対向している部分が素子量分１ｍ領域］である。
なお、実施例では＄１，４２ゲート絶縁−には醸化膜、
ゲート材料には第１．第２ポリシリコン層を用い、Ｐ型
基板上に形成し九場合をｄ明したが、ゲート絶縁膜は値
化Ｓ等他の絶縁膜、二種類以トの複合膜でもよく、又、
ゲート材料もそりプデンシリサイド等のシリサイドやＭ
Ｏ，ＡＩ等の金属でもよい。極性を逆にすればＮａ＆板
でも同等なことは明らかであり、又、絶縁基板、半導体
基板等とに形成されたエピタキシャル層上あるいはＰウ
ェル或いはＮウェル内にも実現できることはＣうまでも
ない◇転送トランジスタのチャネル形成領域には閾値制
御やパンチスルー防止の為にイオン注入を行ってもよい
。
ゲート材料には第１．第２ポリシリコン層を用い、Ｐ型
基板上に形成し九場合をｄ明したが、ゲート絶縁膜は値
化Ｓ等他の絶縁膜、二種類以トの複合膜でもよく、又、
ゲート材料もそりプデンシリサイド等のシリサイドやＭ
Ｏ，ＡＩ等の金属でもよい。極性を逆にすればＮａ＆板
でも同等なことは明らかであり、又、絶縁基板、半導体
基板等とに形成されたエピタキシャル層上あるいはＰウ
ェル或いはＮウェル内にも実現できることはＣうまでも
ない◇転送トランジスタのチャネル形成領域には閾値制
御やパンチスルー防止の為にイオン注入を行ってもよい
。
本実施内では第１ポリシリコン層Ｉで示したキャパシタ
の電極はある特定の電位に固定されていることが望まし
く、素子間分離領域の閾値鴫圧の関係からも接地−位即
ちＯＶ、又は基板と同４位にすることが好ましい。
の電極はある特定の電位に固定されていることが望まし
く、素子間分離領域の閾値鴫圧の関係からも接地−位即
ちＯＶ、又は基板と同４位にすることが好ましい。
〈発明の効果〉
以上、本発明の２つの実施例について説明したが、これ
らかられかるように本発明によって転送′１ トランジスタのチャネル領域の表面の不純物一度より素
子間分離領域の不純物一度を高くし、ある程度穂立に設
定できるようにした事で＃１３図の従来例のようなプロ
セス条件の設定の―しさが大巾にｄｋ和されるっ又、第
２図の従来例のフィールド酸化膜、第３図の従来例のド
ープト酸化膜などが必要なく、ＬＳＩ表面の平担化がは
かれる。これにより、Ｉ、ＳＩＮ造と後の方の工程とな
る第２ポリシリコン層、４１ｆ−等の段差が少なく微細
かつ、＃密なパターンの形成が可能になる、罐気的には
メモリセルの載荷蓄積領域の対基板接合が従来のｎｐか
らよりＰ型の不純物濃度の高いｎＰ接合になるため空乏
層の伸びが小さくなり、対基板容量が従来より増加する
。これはメモリセル容量の増加を意味し、イス的特性の
同上が期待される０又、メモリセル４荷蓄横領域ｒがＰ
Ｐ構造になっているためＰ基板中の成子に対してはＰ＋
領域が障壁となってｎ層に成子を流れ込みに＜＜シてい
る。つまりα線や、インパクトイオン化等によってＰ基
板中に発生した成子が４荷蓄積領域に流入するのを阻止
し、記憶情報保持＠性を向上させる。
らかられかるように本発明によって転送′１ トランジスタのチャネル領域の表面の不純物一度より素
子間分離領域の不純物一度を高くし、ある程度穂立に設
定できるようにした事で＃１３図の従来例のようなプロ
セス条件の設定の―しさが大巾にｄｋ和されるっ又、第
２図の従来例のフィールド酸化膜、第３図の従来例のド
ープト酸化膜などが必要なく、ＬＳＩ表面の平担化がは
かれる。これにより、Ｉ、ＳＩＮ造と後の方の工程とな
る第２ポリシリコン層、４１ｆ−等の段差が少なく微細
かつ、＃密なパターンの形成が可能になる、罐気的には
メモリセルの載荷蓄積領域の対基板接合が従来のｎｐか
らよりＰ型の不純物濃度の高いｎＰ接合になるため空乏
層の伸びが小さくなり、対基板容量が従来より増加する
。これはメモリセル容量の増加を意味し、イス的特性の
同上が期待される０又、メモリセル４荷蓄横領域ｒがＰ
Ｐ構造になっているためＰ基板中の成子に対してはＰ＋
領域が障壁となってｎ層に成子を流れ込みに＜＜シてい
る。つまりα線や、インパクトイオン化等によってＰ基
板中に発生した成子が４荷蓄積領域に流入するのを阻止
し、記憶情報保持＠性を向上させる。
上記のように、本発明によれば高密度化、微細化に適し
、又４気的にも特性の向上するダイナミックメモリが実
現される。
、又４気的にも特性の向上するダイナミックメモリが実
現される。
第１図はダイナミックメモリセルの等画一略図。
第２図、第３図は従来例のダイナミックメモリセルの断
１ｉｉｒ概略図、＃Ｉ４図、第５図は本発明の実施例を
示す断面概略図である。図において、１°−％ｉｊ送ト
ランジスタ、２・・・キャパシタ。 ３・・・キャパシタ電極、 ４・・・ワード線、５・
・ビット線、 １２．４８・・・Ａ１層。 ９ 、９’、１３，１４，４７．５１ 、５２・・・酸
化膜。 １１．４４・・・４２ポリシリコン層、１０ 、４３・
・・第１ポリシリコンｌ−１１７・・・ドープト酸化膜
、 ７ 、８ 、８’、４２．４２’、４５．４６・・・ｎ
＋前域。 １５・・・窒化膜、 ４１．５０・・・Ｐ＋領域、６．
４０−Ｐ ＠１４板。 （７３１７） 代理人 弁理士 則 近 憲 佑（
ほか１名） 第１図 第２図 ２ ”４３図 庫４図
１ｉｉｒ概略図、＃Ｉ４図、第５図は本発明の実施例を
示す断面概略図である。図において、１°−％ｉｊ送ト
ランジスタ、２・・・キャパシタ。 ３・・・キャパシタ電極、 ４・・・ワード線、５・
・ビット線、 １２．４８・・・Ａ１層。 ９ 、９’、１３，１４，４７．５１ 、５２・・・酸
化膜。 １１．４４・・・４２ポリシリコン層、１０ 、４３・
・・第１ポリシリコンｌ−１１７・・・ドープト酸化膜
、 ７ 、８ 、８’、４２．４２’、４５．４６・・・ｎ
＋前域。 １５・・・窒化膜、 ４１．５０・・・Ｐ＋領域、６．
４０−Ｐ ＠１４板。 （７３１７） 代理人 弁理士 則 近 憲 佑（
ほか１名） 第１図 第２図 ２ ”４３図 庫４図
Claims (1)
- 【特許請求の範囲】 １１）第１ａｌ１１１Ｅ型の半導体基板と、この半導体
基板表面に形成されたこの半導体基板より不純物一度の
高い第１導１を型の第１半導体領域と、この嬉ｌ半導体
領域より浅くかつ一方端で前記半導体基板にまたがって
形成された第２導電型の＠２の半導体領域と、この第２
半導体−城と前記第１半導体表ｒｋＪ領域上に絶縁膜を
介して形成された導電層と、この４鑞−と前記半導体基
板によって形成されるキャパシタと、前記第１半導体舗
域と前記絶縁層とｉ１１紀導罐層とによって形成される
素子分離領域とを其博したことを特徴とするダイナミッ
クメモリセル。 （２）前記キャパシタ形成用絶縁膜と前記嵩子分喝用絶
ｍｓが同時形成膜であることを％黴とする前記第１項記
載のダイナミックメモリセル。 （３）前記導電層に接地電位を印加することを特徴とす
る特許請求の範囲第１項または第２項記載のダイナミッ
クメモリセル。 （４）＃紀導電層を前記半導体着板と同４位とすること
を特徴とする特許１１１求の範囲第１項または系２項記
載のダイナミックメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016428A JPS58134463A (ja) | 1982-02-05 | 1982-02-05 | ダイナミックメモリ・セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016428A JPS58134463A (ja) | 1982-02-05 | 1982-02-05 | ダイナミックメモリ・セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58134463A true JPS58134463A (ja) | 1983-08-10 |
Family
ID=11915962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57016428A Pending JPS58134463A (ja) | 1982-02-05 | 1982-02-05 | ダイナミックメモリ・セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58134463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5490399A (en) * | 1993-03-08 | 1996-02-13 | Daikin Industries, Ltd. | Refrigeration apparatus |
-
1982
- 1982-02-05 JP JP57016428A patent/JPS58134463A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5490399A (en) * | 1993-03-08 | 1996-02-13 | Daikin Industries, Ltd. | Refrigeration apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4700457A (en) | Method of making multilayer capacitor memory device | |
| JP3057661B2 (ja) | 半導体装置 | |
| EP0175378B1 (en) | Dynamic random access memory (dram) | |
| TW424306B (en) | Semiconductor integrated circuit device and method for fabricating the same | |
| US6015729A (en) | Integrated chip multilayer decoupling capcitors | |
| EP0112670B1 (en) | Semiconductor memory device having stacked capacitor-tape memory cells | |
| JP3172321B2 (ja) | 半導体記憶装置の製造方法 | |
| GB2215913A (en) | Semiconductor memory device capacitor | |
| EP0334927A4 (en) | INTEGRATED TRENCH CIRCUIT CELL. | |
| EP0145606A2 (en) | Semiconductor memory device | |
| US5763305A (en) | Method for forming a semiconductor memory device with a capacitor | |
| JPH03171663A (ja) | 半導体記憶装置およびその製造方法 | |
| US5606189A (en) | Dynamic RAM trench capacitor device with contact strap | |
| JPH0150114B2 (ja) | ||
| GB2233154A (en) | Manufacturing a DRAM cell semi-conductor device | |
| JPS58134463A (ja) | ダイナミックメモリ・セル | |
| JPS6195563A (ja) | 半導体記憶装置 | |
| JPH0795566B2 (ja) | 半導体メモリ装置 | |
| JPH0746700B2 (ja) | １トランジスタ型ｄｒａｍ装置 | |
| JPS62190868A (ja) | 半導体記憶装置 | |
| JPS60198771A (ja) | 半導体装置 | |
| JP3354333B2 (ja) | 半導体記憶装置 | |
| JP2803729B2 (ja) | 半導体集積回路装置の製造方法 | |
| TW495971B (en) | Method for forming integrated circuit having MONOS device and mixed-signal circuit | |
| JPH0269975A (ja) | 半導体記憶装置およびその製造方法 |