JPS58133042A - Pll circuit - Google Patents
Pll circuitInfo
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- JPS58133042A JPS58133042A JP57016015A JP1601582A JPS58133042A JP S58133042 A JPS58133042 A JP S58133042A JP 57016015 A JP57016015 A JP 57016015A JP 1601582 A JP1601582 A JP 1601582A JP S58133042 A JPS58133042 A JP S58133042A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、非ロツク状態をデジタル式に検出し、自動的
にロック状態へ復帰させるための機能を具備するＰＬＬ
回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a PLL having a function of digitally detecting an unlocked state and automatically returning to a locked state.
Regarding circuits.
ＰＬＬ回路を用いた周波数シンセサイザは、第１図で示
すような基本構成となっている。すなわち、１．／Ｎカ
ウンタ１の出力信号の位相と、基準発振器２の出力を１
／Ｍカウンタ３で１／Ｍ分周して得た基準信号の位相と
が位相比較器４で比較され、この比較結果が出力回路６
を介してローパスフィルタ６に加えられ、ローパスフィ
ルタ６の出力で電圧制御発振器（ＶＣＯ）７を制御する
構成となっている。A frequency synthesizer using a PLL circuit has a basic configuration as shown in FIG. That is, 1. /N The phase of the output signal of counter 1 and the output of reference oscillator 2 are set to 1.
The phase of the reference signal obtained by dividing the frequency by 1/M by the /M counter 3 is compared by the phase comparator 4, and the comparison result is sent to the output circuit 6.
The configuration is such that the output of the low-pass filter 6 controls a voltage controlled oscillator (VCO) 7.
たとえば、両信号の位相が一致していなければ、ＶＣＯ
７の入力電圧を変化させることによってＬＣ０７の出力
周波数を変化させ、両信号の位相が一致する位相ロック
状態を成立させる方向の動作が実行される。For example, if the phases of both signals do not match, the VCO
By changing the input voltage of LC07, the output frequency of LC07 is changed, and an operation is performed in the direction of establishing a phase locked state in which the phases of both signals match.
ところで、ＶＣＯ７では、発振周波数制御用の入力電圧
が接地電位近傍であると、ＶＣＯ７の非直線性あるいは
閉ループ系の寄生発振などの原因により、回路動作が異
常領域に入り、第２図で示すＶＣＯの入力電圧−出力周
波数特性曲線からも明らかなように発振停止あるいは異
常発振の状態に陥いる。このような電圧範囲への突入は
、たとえば、１／ｊカウンタ１の分周比が大きく変化さ
せた場合に、ローパスフィルタ６の特性により過渡状態
で起りうる。By the way, in the VCO 7, if the input voltage for controlling the oscillation frequency is near the ground potential, the circuit operation will enter an abnormal region due to nonlinearity of the VCO 7 or parasitic oscillation in the closed loop system, and the VCO shown in FIG. As is clear from the input voltage-output frequency characteristic curve, oscillation stops or abnormal oscillation occurs. Entering into such a voltage range may occur in a transient state due to the characteristics of the low-pass filter 6, for example, when the frequency division ratio of the 1/j counter 1 is greatly changed.
第２図の例では、高い周波数から低い周波数への切り換
えを行うと、ローパスフィルタ６の出力電圧にアンダー
シュートが生じ、異状発振領域に入る。このときの発振
周波数が所定のロック状態の周波数よりも高いと、ＰＬ
Ｌ回路は発振周波数を低くする方向、すなわち、ＶＣＯ
７の入力電圧を下げる方向に動作しロック状態になるこ
とができない。通常のＰＬＬ回路ではこのような異常状
態を避けるためにローパスフィルり６の出力電圧範囲を
制限する等の対策がとられるがこのような回路上の対策
を施した場合、フィルりの回路が複雑になる。In the example shown in FIG. 2, when switching from a high frequency to a low frequency, an undershoot occurs in the output voltage of the low-pass filter 6, and it enters the abnormal oscillation region. If the oscillation frequency at this time is higher than the predetermined locked state frequency, the PL
The L circuit lowers the oscillation frequency, that is, the VCO
7 and cannot be in a locked state. In normal PLL circuits, measures such as limiting the output voltage range of the low-pass filter 6 are taken to avoid such abnormal conditions, but when such circuit measures are taken, the fill circuit becomes complicated. become.
本発明は上記のような不都合を排除するべくなされたも
ので、非ロツク状態をディジタル的に検出し、自動的に
ロック状態に復帰させる機能をもつＰＬＬ回路を提供す
るものである。The present invention has been made in order to eliminate the above-mentioned disadvantages, and provides a PLL circuit having a function of digitally detecting an unlocked state and automatically returning to a locked state.
以下に、本発明のＰＬＬ回路の構成を示す第３図を参照
して本発明を説明する。本発明のＰＬＬ回路で、は、第
１図で示したＰＬＬ回路における位相比較器４と出力回
路６との間に非ロツク状態を検出し、解除するように作
用する非ロツク検出、解除回路８が設けられている。こ
の非ロツク検出、解除回路８はマイクロコンピュータ等
からなる制御回路９、Ｄフリップフロップ１０，１１、
ＲＳフリップフロップ１２＋ １３．１４、マルチプ
レクサ１５，１６、論理和グー）１７１１Ｂ、論理積ゲ
ート１９１ ２０．２１ならびにインバータｎを−含ん
で構成されている。The present invention will be explained below with reference to FIG. 3 showing the configuration of the PLL circuit of the present invention. In the PLL circuit of the present invention, a non-lock detection and release circuit 8 acts to detect and release the non-lock state between the phase comparator 4 and the output circuit 6 in the PLL circuit shown in FIG. is provided. This lock detection/release circuit 8 includes a control circuit 9 including a microcomputer, D flip-flops 10, 11,
The circuit includes RS flip-flops 12+13.14, multiplexers 15, 16, OR gates 1711B, AND gates 191, 20.21, and an inverter n.
ところで、図示する本発明のＰＬＬ回路において、回路
系が非ロツク状態であると、位相比較器４０２つの出力
端子のいずれか一方のみにハイレベルのパルスが発生す
る。このハイレベμスのパルスは論理積ゲート２０．
２１ （このときインバータ２２の出力はハイレペ／
Ｌ／）を介して、非ロツク検出、解除回路８内のＤフリ
ップフロップ１０゜１１のいずれかによって検出され、
Ｒ，Ｓフリップフロップ１２．１３にそれぞれラッチさ
れる。Ｄフリップフロップ１０．１１のクロック入力に
は基準信号に同期した１にカウンタ３からの信号が入力
されてお９、一定幅以上のパルスのみ検出される。マイ
クロコンピュータ等の制御回路９にはＲ，Ｓフリップフ
ロップ１２．１３の各出力の論理和信号を論理和ゲート
１７でとり出して人力し、ロック状態か否かを判定し、
非ロツク状態ならば論理和ゲート１７を介してハイレベ
ル信号が得られる。このハイレベル信号が制御回路９に
入力されると、制御回路９からハイレベル信号が出力さ
れＲ，Ｓフリップフロップ１４をセットしてマルチプレ
クサ１５．１６をセット状態に切りかえる。By the way, in the illustrated PLL circuit of the present invention, when the circuit system is in an unlocked state, a high-level pulse is generated at only one of the two output terminals of the phase comparator 40. This high level μ pulse is generated by the AND gate 20.
21 (At this time, the output of the inverter 22 is
L/) is detected by one of the D flip-flops 10 and 11 in the non-lock detection and release circuit 8,
They are latched by R and S flip-flops 12 and 13, respectively. A signal from the counter 3 is input to the clock input of the D flip-flop 10.11 in synchronization with the reference signal 9, and only pulses of a certain width or more are detected. A control circuit 9 such as a microcomputer is manually inputted with an OR gate 17 taking out the OR signal of each output of the R and S flip-flops 12 and 13, and determining whether or not it is in a locked state.
If it is in the non-locked state, a high level signal is obtained via the OR gate 17. When this high level signal is input to the control circuit 9, the control circuit 9 outputs a high level signal to set the R, S flip-flop 14 and switch the multiplexers 15 and 16 to the set state.
このときインバータ２２出力は一定時間ロウレベ器４と
出力回路６間の切シ換え動作をする。すなわち、Ｒ，Ｓ
フリップフロップ１４がリセット状態（ロック状態）で
は、出力回路６の入力は位相比較器４につながっており
、通常のＰＬＬ回路として動作する。一方、Ｒ，８フリ
ツプフロツグ１４がセットされると（非ロツク状態）、
出力回路６の入力は、Ｒ，Ｓフリップフロップ１３の出
力Ｑ、 ＱＫつながる。At this time, the output of the inverter 22 performs a switching operation between the low level device 4 and the output circuit 6 for a certain period of time. That is, R, S
When the flip-flop 14 is in the reset state (locked state), the input of the output circuit 6 is connected to the phase comparator 4, and operates as a normal PLL circuit. On the other hand, when the R,8 flip-flop 14 is set (unlocked state),
The input of the output circuit 6 is connected to the outputs Q and QK of the R, S flip-flop 13.
次に、非ロツク状態を解除させるためには出力回路６の
２つの入力を逆にすればよいが過渡状態では２つの入力
ともローレベルのこともあるのでラッチの出力を用いた
方が有効である。非ロツク状態でＲ，Ｓフリップフロッ
プ１４がセットされている状態ではローパスフィルり６
の出力電圧が変わり、これに対応して、ＶＣＯｙの出力
周波数も変わる。このとき目的の周波数を通過すると、
位相比較器４の２つの出力端子には以前とは逆の関係で
ハイレベルのパルスが発生する。このため、Ｒ，Ｓフリ
ップフロップ１２．１３は両方ともセットされることに
なる。論理積ゲート１９はこの信号をとりだして、Ｒ，
８フリツプフロツプ１４をリセットし、通電のＰＬＬ回
路状態にもどす。ＶＣＯ７の出力周波数は、ロック時の
周波数の近くになっているのでＰＬＬはすぐにロック状
態になる。Next, to release the unlocked state, the two inputs of the output circuit 6 can be reversed, but in a transient state, both inputs may be at low level, so it is more effective to use the latch output. be. When the R and S flip-flops 14 are set in the unlocked state, the low-pass filter 6
The output voltage of VCOy changes, and correspondingly, the output frequency of VCOy also changes. At this time, when the target frequency is passed,
High-level pulses are generated at the two output terminals of the phase comparator 4 in the opposite relationship to the previous one. Therefore, both R and S flip-flops 12 and 13 are set. The AND gate 19 takes out this signal and outputs R,
The 8 flip-flop 14 is reset and returned to the energized PLL circuit state. Since the output frequency of the VCO 7 is close to the lock frequency, the PLL immediately enters the lock state.
１／Ｎ、１／Ｍのカウンタ１と３の分局比をかえた場合
、過渡的に非ロツク状態になるが、このときには制御回
路９からリセット信号を出力してＲ−８フリツプフロツ
プ１２ｔ１３１１４をリセットし、以上述べた回路が動
作しないようにしておく。When the division ratios of 1/N and 1/M counters 1 and 3 are changed, a transient non-lock state occurs, but in this case, a reset signal is output from the control circuit 9 to reset the R-8 flip-flop 12t13114. , the circuit described above is made inoperative.
以上説明したように、本発明のＰＬＬ回路では、、非ロ
ツク状態の検出がデジタル的になされ、この検出結果に
基いてロック状態に復帰させる動作が実行され、したが
って、従来のようにローパスフィルりに特別な回路対策
を施す必要がなくなる。As explained above, in the PLL circuit of the present invention, the non-lock state is detected digitally, and the operation to return to the lock state is executed based on the detection result. There is no need to take special circuit measures.
第１図はＰＬＬシンセサイザの基本構成を示す概略構成
図、第２図はＶＣＯの入力電圧−出力周波数特性曲線を
示す特性図、第３図は本発明のＰＬＬ回路の回路構成図
を示す。
１・・・・・・１ｈカウンタ、２・・・・・・基準発振
器、３・・・・・・１／Ｍカウンタ、４・・・・・・位
相比較器、６・・・・・・出力回路、６・・・・・・ロ
ーパスフィルタ、７・・・・・・ｔ 圧制御発振器、８
・・・・・・非ロツク検出、解除回路、９・・・・・・
制御回路、１０．１１・・・・・・Ｄフリップフロップ
、１２．１３．１４・・・・・・Ｒ−８フリツプフロツ
プ、１５．１６・・・・・・マルチプレクサ。FIG. 1 is a schematic configuration diagram showing the basic configuration of a PLL synthesizer, FIG. 2 is a characteristic diagram showing the input voltage-output frequency characteristic curve of a VCO, and FIG. 3 is a circuit configuration diagram of the PLL circuit of the present invention. 1... 1h counter, 2... Reference oscillator, 3... 1/M counter, 4... Phase comparator, 6... Output circuit, 6...Low pass filter, 7...t Pressure controlled oscillator, 8
...Non-lock detection and release circuit, 9...
Control circuit, 10.11...D flip-flop, 12.13.14...R-8 flip-flop, 15.16...multiplexer.
Claims (1)
較器の一方に入力される基準信号と同期した信号がトリ
ガ入力として印加される第１および第２のＤフリップフ
ロップおよびこの出力をランチさせる第１および第２の
Ｒ−８フリツプフロツプを接続するとともに、同第１お
よび第２１−Ｓフリップフロップの論理和信号に基き非
ロツク状態を検出して制御信号を発生する制御回路を設
け、非ロツク時に前記制御信号で前記位相比較器と出力
回路との間に設けた２個のマルチプレクサの切換を制御
する第３のＲ−Ｓフリップフロップをセントして非ロツ
ク状態を解除し、さらに前記第１および第２のＲ−、Ｓ
フリップフロップの出力の論理積信号で前記第３のＲ−
５フリツプフロツフヲリセツトし、前記２個のマルチプ
レクサを元の状態に復帰させることを特徴とするＰＬＬ
回路。first and second D flip-flops to which a signal synchronized with a reference signal input to one of the in-phase comparators is applied as a trigger input to the phase advance control output and the phase lag control output of the phase comparator, and the output thereof; A control circuit is provided which connects first and second R-8 flip-flops that launch the first and second R-8 flip-flops, and which detects an unlocked state based on the OR signal of the first and 21st-S flip-flops and generates a control signal. , a third R-S flip-flop that controls switching of two multiplexers provided between the phase comparator and the output circuit is released by the control signal when the lock is out, and the lock state is released; The first and second R-, S
The third R- is the AND signal of the output of the flip-flop.
5. A PLL characterized in that the two multiplexers are reset to their original states by resetting the flip-flop.
circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016015A JPS58133042A (en) | 1982-02-03 | 1982-02-03 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016015A JPS58133042A (en) | 1982-02-03 | 1982-02-03 | Pll circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58133042A true JPS58133042A (en) | 1983-08-08 |
| JPH0459810B2 JPH0459810B2 (en) | 1992-09-24 |
Family
ID=11904742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57016015A Granted JPS58133042A (en) | 1982-02-03 | 1982-02-03 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58133042A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0493251A2 (en) * | 1990-12-26 | 1992-07-01 | Fujitsu Limited | PLL synthesizer circuit |
-
1982
- 1982-02-03 JP JP57016015A patent/JPS58133042A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0493251A2 (en) * | 1990-12-26 | 1992-07-01 | Fujitsu Limited | PLL synthesizer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0459810B2 (en) | 1992-09-24 |
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