JPS58129770U - 課金パルス発生装置 - Google Patents

課金パルス発生装置

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JPS58129770U
JPS58129770U JP20172882U JP20172882U JPS58129770U JP S58129770 U JPS58129770 U JP S58129770U JP 20172882 U JP20172882 U JP 20172882U JP 20172882 U JP20172882 U JP 20172882U JP S58129770 U JPS58129770 U JP S58129770U
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JP
Japan
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memory
section
pulse
storage section
pulse output
Prior art date
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Pending
Application number
JP20172882U
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English (en)
Inventor
修 三浦
池永 正明
草野 民三
明 永井
保 高橋
Original Assignee
日本電気株式会社
日本電信電話株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は従来の課金パルス発生回路の概略構成図、第2
図はその中の第j番目の出力パルス発生装置の動作タイ
ミングを示した図で、第3図は本考案による課金パルス
発生装置の二実施例の概略構成図、第4図はその中のク
ロック信号発生部5から発生される信号を示した図で、
第5図は第3図の構成で第j帯域の出力パルスを発生さ
せる場合の各部の動作タイミングを示した図、第6図は
第3図の出力部6の一例を示す回路図で、第7図は本考
案の他の実施例のためにクロック信号発生回路5から発
生される信号を示した図である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 周期の異なるn種のパルスを課金パルスとして出力する
    課金パルス発生方式において、n個のパルス出力部と、
    読出し機能と1を減算する機能と書き込み機能及び前記
    パルス出力部を制御する機能とを有する演算制御部と、
    前記n個のパルス出力部のそれぞれに対応するn個のメ
    モリから成り、それぞれ、対応する前記パルス出力部か
    ら出力されるパルスの周期を規定するための任意の数を
    記憶する第1の記憶部と、該第1の記憶部の各メモリに
    対応するn個のメモリから成り、それぞれ、前記演算制
    御部によって対応する前記第1の記憶部のメモリが記憶
    している数を一定周期で計数するように制御される第2
    の記憶部と、前記n個のパルス出力部のそれぞれに対応
    するn個のメモリから成り、それぞれ、対応するパルス
    出力部から出力されるパルスの幅を規定するための任意
    の定数kを一定周期で計数するように制御される第3の
    記憶部と、前記演算制御部の制御動作に必要な信号を発
    生するクロック信号発生部とを含み、前記演算制御部は
    前記第2及び第3の記憶部の各メモリに対する計数制御
    の他、前記第2の記憶部のメモリからあらかじめ定めら
    れた値を読出すと、該読出したメモリへ該メモリに対応
    する前記第1の記憶部のメモリ内容を書込むと共に前記
    読出したメモリに対応する前記第3の記憶部のメモリへ
    前記定数kを書込むようにすることにより、前記第1及
    び第2の記憶部の各メモリによって各出力パルスの周期
    を作成し、前記第3の記憶部の各メモリによって出力パ
    ルスの幅を作成するようにしたことを特徴とする課金パ
    ルス発生装置。
JP20172882U 1982-12-24 1982-12-24 課金パルス発生装置 Pending JPS58129770U (ja)

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JPS58129770U true JPS58129770U (ja) 1983-09-02

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