JPH02143642U - - Google Patents

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JPH02143642U
JPH02143642U JP4971289U JP4971289U JPH02143642U JP H02143642 U JPH02143642 U JP H02143642U JP 4971289 U JP4971289 U JP 4971289U JP 4971289 U JP4971289 U JP 4971289U JP H02143642 U JPH02143642 U JP H02143642U
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JP
Japan
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timing
data
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timing pulse
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JP4971289U
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Description

【図面の簡単な説明】
第１図は、本発明の一実施例の回路構成を示す
ブロツク図、第２図は同実施例の動作を説明する
ためのタイムチヤート、第３図は従来の表示メモ
リのアクセス競合回避回路を説明するためのタイ
ムチヤートである。 １……ラインカウンタ、２……シフトレジスタ
、３……表示読出回路、４……表示メモリ、５…
…アクセス禁止回路、６……アクセス回路、７…
…データレジスタ。

Claims (1)

    【実用新案登録請求の範囲】
  1. クロツクに基づいてタイミングパルスを発生す
    るタイミングパルス発生手段と、所定数毎のタイ
    ミングパルスにより表示メモリからの表示データ
    を読み出す表示読出手段と、上記表示読み出しタ
    イミング直前にデータ書き込みの外部アクセスが
    あると該データを一時記憶するレジスタと、上記
    表示読出手段での表示読み出しタイミング以外の
    タイミングパルスで上記レジスタに記憶されたデ
    ータを上記表示メモリに書き込む制御手段とを具
    備したことを特徴とする表示メモリのアクセス競
    合回避回路。
JP4971289U 1989-04-28 1989-04-28 Pending JPH02143642U (ja)

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JP4971289U JPH02143642U (ja) 1989-04-28 1989-04-28

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JPH02143642U true JPH02143642U (ja) 1990-12-05

Family

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JP4971289U Pending JPH02143642U (ja) 1989-04-28 1989-04-28

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