JPS58129620A - デ−タ書込み装置 - Google Patents
デ−タ書込み装置Info
- Publication number
- JPS58129620A JPS58129620A JP57013926A JP1392682A JPS58129620A JP S58129620 A JPS58129620 A JP S58129620A JP 57013926 A JP57013926 A JP 57013926A JP 1392682 A JP1392682 A JP 1392682A JP S58129620 A JPS58129620 A JP S58129620A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- latch
- clock
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、動作スピードの速い中央処理装置（以下ＣＰ
Ｕと略す）の周辺回路に動作スピードの遅いロジック素
子を用いてシステムを構成する場合に、動作スピードの
遅いロジック素子をＣＰＵ子のデータのラッｔの等の誤
動作を防ぐため、クロックが遅い時のみ、ラッチ用のパ
ルスを発生してデータを書込む様にしたデータ書込み装
置に関するものである。
Ｕと略す）の周辺回路に動作スピードの遅いロジック素
子を用いてシステムを構成する場合に、動作スピードの
遅いロジック素子をＣＰＵ子のデータのラッｔの等の誤
動作を防ぐため、クロックが遅い時のみ、ラッチ用のパ
ルスを発生してデータを書込む様にしたデータ書込み装
置に関するものである。
従来動作スビギの違うロジック素子を併用してシステム
を構成した場合、システムクロックを、動作スピードの
遅いロジック素子に統一するか、動作スピードの速いロ
ジック素子で一部データをラッチして、その酸クロック
を与え必要データをラッチしていたが、システムクロッ
クを遅くすると、データの処理に時間がかかり、ＣＰＵ
の機能を最大限に利用出来ないという問題があり、また
動作スピードの速いロジック素子で必要データを−Ｈラ
ッチするようにした場合には動作スピードの遅いロジッ
ク素子に別個にアドレス、データ及びクロックのラッチ
回路を接続する必要があり、いずれの場合も余り好まし
いものではなかった。
を構成した場合、システムクロックを、動作スピードの
遅いロジック素子に統一するか、動作スピードの速いロ
ジック素子で一部データをラッチして、その酸クロック
を与え必要データをラッチしていたが、システムクロッ
クを遅くすると、データの処理に時間がかかり、ＣＰＵ
の機能を最大限に利用出来ないという問題があり、また
動作スピードの速いロジック素子で必要データを−Ｈラ
ッチするようにした場合には動作スピードの遅いロジッ
ク素子に別個にアドレス、データ及びクロックのラッチ
回路を接続する必要があり、いずれの場合も余り好まし
いものではなかった。
最近、特にハンドベルトタイプのコンピュータが多く見
られるようになって来たが、この種のものでは全体の消
費電流が重要になり、動作スピードの速いロジック素子
（たとえばＴＴＬＩＣ）ｉ用いた場合、動作中でないス
タテックな状態でも多くの電流を消費するので、スタテ
ックな状態ではほとんど電気を消費しないＣｍ０８ＩＣ
が用いられる傾向にある。ところがＣＭＯ３ＩＣｉ用い
た場合には、ＴＴＬＩＣｉ用いた場合に比べ動作スピー
ドだ ■−桁以上遅＜、０ＭＯ８ＩＣとＴＴＬＩＣｉ併用した
場合には両者の動作スピードの違いから前述した様なラ
ッチ回路等の複雑なインターフェース回路が必要になる
という問題がある。
られるようになって来たが、この種のものでは全体の消
費電流が重要になり、動作スピードの速いロジック素子
（たとえばＴＴＬＩＣ）ｉ用いた場合、動作中でないス
タテックな状態でも多くの電流を消費するので、スタテ
ックな状態ではほとんど電気を消費しないＣｍ０８ＩＣ
が用いられる傾向にある。ところがＣＭＯ３ＩＣｉ用い
た場合には、ＴＴＬＩＣｉ用いた場合に比べ動作スピー
ドだ ■−桁以上遅＜、０ＭＯ８ＩＣとＴＴＬＩＣｉ併用した
場合には両者の動作スピードの違いから前述した様なラ
ッチ回路等の複雑なインターフェース回路が必要になる
という問題がある。
本発明は、周辺回路の一部に動作スピードの遅いロジッ
ク素子を用いた場合でもシステムクロックをすべて遅く
する事なくｃｐｕが動作スピードの遅いロジック素子を
アクセスする時のみ、クロックを遅くして動作を確実に
する様にＣＰＵがアクセスする時のデコード信号をクロ
ック発生器に与えると共に遅いクロックの時のみパルス
を発生するパルス発生器を備え、このパルス発生器の出
力で動作スピードの遅いロジック素子のラッチ動作を確
実にするよう構成したものである。したがって動作スピ
ードの遅いロジック素子として０ＭＯ８ＩＣを使用した
場合にはアクセスされない時のスタンバイ状態で消費゛
電流が著しく少なくなるので、全体として消費電流が少
なくなり、特にハンドベルトタイプのコンピュータシス
テムに有用であるという利点を有する。
ク素子を用いた場合でもシステムクロックをすべて遅く
する事なくｃｐｕが動作スピードの遅いロジック素子を
アクセスする時のみ、クロックを遅くして動作を確実に
する様にＣＰＵがアクセスする時のデコード信号をクロ
ック発生器に与えると共に遅いクロックの時のみパルス
を発生するパルス発生器を備え、このパルス発生器の出
力で動作スピードの遅いロジック素子のラッチ動作を確
実にするよう構成したものである。したがって動作スピ
ードの遅いロジック素子として０ＭＯ８ＩＣを使用した
場合にはアクセスされない時のスタンバイ状態で消費゛
電流が著しく少なくなるので、全体として消費電流が少
なくなり、特にハンドベルトタイプのコンピュータシス
テムに有用であるという利点を有する。
以下、本発明の一実施例を図面を用いて説明する。
第１図は、従来のデータ書込み装置のブロックダイヤグ
ラム、第２図は、本発明のデータ書込み装置の一実施例
のブロックダイヤグラム、第３図は同実施例の要部であ
るパルス発生回路の一実施例のブロックダイヤグラムで
ある。
ラム、第２図は、本発明のデータ書込み装置の一実施例
のブロックダイヤグラム、第３図は同実施例の要部であ
るパルス発生回路の一実施例のブロックダイヤグラムで
ある。
第１図において、１はシステムクロックを発生するクロ
ック発生器、２はＣＰＵで、クロック発生器１からのシ
ステムクロックにより、システムの同Ｊυ１信号φ２．
舊込み読み出し制御信号Ｒ／Ｗ。
ック発生器、２はＣＰＵで、クロック発生器１からのシ
ステムクロックにより、システムの同Ｊυ１信号φ２．
舊込み読み出し制御信号Ｒ／Ｗ。
アドレスデータをそれぞれ出力し、書込み読出し制御信
号Ｒ／Ｗによりデータを出力したり入力したりするデー
タバスを有している。また主記憶装置（図示せず）より
プログラム業読出して順次実より、書込み時にのみイネ
ーブル状態になり、ＣＰＵ２からのアドレス信号をデコ
ードして、ランチ回路にラッチ用クロックパルスを出力
する。
号Ｒ／Ｗによりデータを出力したり入力したりするデー
タバスを有している。また主記憶装置（図示せず）より
プログラム業読出して順次実より、書込み時にのみイネ
ーブル状態になり、ＣＰＵ２からのアドレス信号をデコ
ードして、ランチ回路にラッチ用クロックパルスを出力
する。
４．５．６はラッチ回路で、ＣＰＵ２からのデータをデ
コーダ回路３からの出力により、それぞれのアドレスに
応じてラッチされる。７はインパーク、８はＡＮＤ回路
でＣＰＵ２が、外部回路へデータを誉込む時のみ、ＡＮ
Ｄ回路８が同期信号φ２の期間デコーダ３のイネーブル
信号を出力する。
コーダ回路３からの出力により、それぞれのアドレスに
応じてラッチされる。７はインパーク、８はＡＮＤ回路
でＣＰＵ２が、外部回路へデータを誉込む時のみ、ＡＮ
Ｄ回路８が同期信号φ２の期間デコーダ３のイネーブル
信号を出力する。
前述した１〜８までの回路は、動作スピードの速いロジ
ック（ＴＴＬ及びＮＭＯＢのＩＣで構成されている。）
で構成されており、ＣＰＵ２の動作に対して、ラッチ動
作などで誤動作はない。
ック（ＴＴＬ及びＮＭＯＢのＩＣで構成されている。）
で構成されており、ＣＰＵ２の動作に対して、ラッチ動
作などで誤動作はない。
９はデコーダ回路で、ラッチ回路５の信号を疑似アドレ
ス信号とし、ラッチ回路６の信号をイネーブル信号とし
て、イネーブル信号が与えら扛た期間、ラッチ用クロッ
ク信号を出力する。
ス信号とし、ラッチ回路６の信号をイネーブル信号とし
て、イネーブル信号が与えら扛た期間、ラッチ用クロッ
ク信号を出力する。
１０．１１はラッチ回路で、ＣＰＵ２からの動作をラッ
チ回路４．６を介してラッチし、周辺回路（図示せず）
に与える様に構成したものでめる。
チ回路４．６を介してラッチし、周辺回路（図示せず）
に与える様に構成したものでめる。
第２図は本発明の一実施例であり、１はシステムクロッ
クが可変にできるクロック発生器、２はＣＰＵ、３はデ
コーダ回路、７はインバータ、８はＡＮＤ回路で、従来
例で示した動作スピードの速いロジック素子で構成され
ている。１０．１１は図示されていない周辺回路を制御
するためのラッチ回路、９はデコーダ回路、１２は、Ａ
Ｎ’Ｄ回路８より与えられる信号で単一パルスを発生す
るパルス発生器である。
クが可変にできるクロック発生器、２はＣＰＵ、３はデ
コーダ回路、７はインバータ、８はＡＮＤ回路で、従来
例で示した動作スピードの速いロジック素子で構成され
ている。１０．１１は図示されていない周辺回路を制御
するためのラッチ回路、９はデコーダ回路、１２は、Ａ
Ｎ’Ｄ回路８より与えられる信号で単一パルスを発生す
るパルス発生器である。
第３図は、第２図におけるパルス発生器の具体的な一実
施例を示したものであり、１３はインパ−タ、１４はＡ
ｈＪ Ｄ回路、１６は抵抗、１６はダイオード、１７
はコンデンサで、Ａ＋（Ｄ回路８からの信号がＬ ”レ
ベルより°゛Ｈ°Ｈ°ルベルた時、コンデンサ１７と、
抵抗１６による時定数の積分回路を購成し、ＡＮＤ回路
１４０入力に与える信号を遅らせるものである。
施例を示したものであり、１３はインパ−タ、１４はＡ
ｈＪ Ｄ回路、１６は抵抗、１６はダイオード、１７
はコンデンサで、Ａ＋（Ｄ回路８からの信号がＬ ”レ
ベルより°゛Ｈ°Ｈ°ルベルた時、コンデンサ１７と、
抵抗１６による時定数の積分回路を購成し、ＡＮＤ回路
１４０入力に与える信号を遅らせるものである。
また、ＡＮＤ回路８の出力が°Ｈ″レベルからＬ”レベ
ルになると、コンデンサ１７に蓄積された電荷は、ダイ
オード１６を介して一瞬のうちに放電され、はとんど遅
れのない信号がＡＮＤ回路１４に与えられる。ＡＮＤ回
路１４の他方の入力はインバータ１３の出力が′Ｈ”レ
ベルから′“Ｌ”レベルになる時コンデンサ２０の電荷
が抵抗１８を介して徐々に放電され、コンデンサ２０と
、抵抗１８の時定数だけ遅れて与えられる。インバータ
１３の出力が”Ｌ”レベルから＠Ｈ”レベルになると、
コンデンサ２０はダイオ−１ド１９を介して一瞬のうち
に充電されるため、はとんど遅れのない°Ｈ″ルベルの
信号がＡＮＤ回路１４に与えられる。
ルになると、コンデンサ１７に蓄積された電荷は、ダイ
オード１６を介して一瞬のうちに放電され、はとんど遅
れのない信号がＡＮＤ回路１４に与えられる。ＡＮＤ回
路１４の他方の入力はインバータ１３の出力が′Ｈ”レ
ベルから′“Ｌ”レベルになる時コンデンサ２０の電荷
が抵抗１８を介して徐々に放電され、コンデンサ２０と
、抵抗１８の時定数だけ遅れて与えられる。インバータ
１３の出力が”Ｌ”レベルから＠Ｈ”レベルになると、
コンデンサ２０はダイオ−１ド１９を介して一瞬のうち
に充電されるため、はとんど遅れのない°Ｈ″ルベルの
信号がＡＮＤ回路１４に与えられる。
第４図は、システムクロックが速い時の第３図の各部の
波形図であり、第６図はシステムクロックが遅い場合の
各部の波形図である。
波形図であり、第６図はシステムクロックが遅い場合の
各部の波形図である。
第３図、第４図における（、）は、ＣＰＵ２からの書込
み読出し信号１’ｌ ／ Ｎ （ｂ）は同期信号φ２（
Ｃ）はＡＮＤ回路８の出力、（ｄ）はＡＷＤ回路１４の
入力信号、（ｅ）はインバータ１３の出力信号、（ｆ）
はＡＮＤ回路１４の他方の入力信号（ｑ）はＡＮＤ回路
１４の出力信号でパルス回路１２の出力信号、（ｈ）は
デコーダ９の出力信号であり、“Ｄ”はパルス発生回路
１２より与えられるイネ−グル信号ｑよりデコーダ回路
を介した時の出力信号ｈ１での動作遅れの期間を示して
いる。そして（ｉ）はＣＰＵ２から出力される書込み時
のデータであり、（ｊ）はデコーダ９より与えられるラ
ッチ回路１０．１１のラッチパルスによって動作するラ
ッチ回路１０．１１の出力信号である。
み読出し信号１’ｌ ／ Ｎ （ｂ）は同期信号φ２（
Ｃ）はＡＮＤ回路８の出力、（ｄ）はＡＷＤ回路１４の
入力信号、（ｅ）はインバータ１３の出力信号、（ｆ）
はＡＮＤ回路１４の他方の入力信号（ｑ）はＡＮＤ回路
１４の出力信号でパルス回路１２の出力信号、（ｈ）は
デコーダ９の出力信号であり、“Ｄ”はパルス発生回路
１２より与えられるイネ−グル信号ｑよりデコーダ回路
を介した時の出力信号ｈ１での動作遅れの期間を示して
いる。そして（ｉ）はＣＰＵ２から出力される書込み時
のデータであり、（ｊ）はデコーダ９より与えられるラ
ッチ回路１０．１１のラッチパルスによって動作するラ
ッチ回路１０．１１の出力信号である。
先ず第１図に示す従来のデータ書込み装置について、そ
の動作を説明する。尚この場合主記憶装置からプログラ
ムを読み出してプログラム処理を実行する動作は省略す
る。
の動作を説明する。尚この場合主記憶装置からプログラ
ムを読み出してプログラム処理を実行する動作は省略す
る。
第１図においてランチ回路１０．１１にそれぞれデータ
をラッチして外部周辺回路を制御する場合、ＣＰ ’Ｌ
Ｊ ２からデータをラッチ回路４に、ラッチ回路１０．
１１のどちらにラッチするかを振り分けるためのアドレ
スデータをラッチ回路６に、データを確実にラッチする
ためのラッチパルスをデーーダ９が発生するためのイネ
ーブル信号をラッチ回路６にそれぞれ与える動作が必要
である。
をラッチして外部周辺回路を制御する場合、ＣＰ ’Ｌ
Ｊ ２からデータをラッチ回路４に、ラッチ回路１０．
１１のどちらにラッチするかを振り分けるためのアドレ
スデータをラッチ回路６に、データを確実にラッチする
ためのラッチパルスをデーーダ９が発生するためのイネ
ーブル信号をラッチ回路６にそれぞれ与える動作が必要
である。
まず、ＣＰＵ２は、ラッチ回路４にデータを与えると共
に書込み信号（誓込み峙”Ｌ”レベル）ＲＡＷ、周期信
号φ２．ラッチ回路４をアクセスしてラッチパルスとな
るアドレス信号をデコーダ３に与える。デコーダ回路３
は、書込み信号ルＷをインバータ７を介した信号と同期
信号へとのＡＮＤをＡＮＤ回路８を介してイネーブル信
号（”Ｈ”レベルの時、アドレス信号をデユードして出
力できる）として与かられるため、この期間イネーブル
となり、ＣＰＵ２より与えられるアドレス信号をデコー
ドして、ラッチ回路４へ与え、ラッチ回路４は、ＣＰＵ
２からのデータをデコード回路３の出力でラッチして、
ラッチ回路１０゜１１に与える。同１Ｊにして、ラッチ
回路６にもＣＰＵ２からデータが、デコーダ回路３より
ラッチパルスが与えられデータをラッチする。このラッ
チ回路６の出力は、ラッチ回路４のデータをラッチ回路
１０．１１のどちらに与えるかを決めるための疑似アド
レス信号として、デコーダ９に与える。同様にしてラッ
チ回路６にもＣＰＵ２からのデータがラッチされる。ラ
ッチ回路６の出力は、ラッチ回路１０．１１がラッチ動
作に必要な長さのラッチパルスを得るために、デコーダ
９のイネーブル信号としてデコーダ９に与える様信成さ
れている。つまり、ラッチ回路６の出力がＨ”レベルの
期間、ラッチ回路６の出力信号がデコーダ９を介してラ
ッチ回路１０または１１に与えられた後、ＣＰＵ２は前
述のラッチ回路６へのデータに”Ｌ″′を与え、ラッチ
する事によりラッチ回路６の出力が″Ｌ”レベルとなり
デコーダ回路９はディスエーブルとを多出力か禁止さｎ
るため、うノチ１【」路１０，１１へのラッチパルスが
なくなりこの時ラッチ回路４より与えられたデータがラ
ッチされた状態となる。
に書込み信号（誓込み峙”Ｌ”レベル）ＲＡＷ、周期信
号φ２．ラッチ回路４をアクセスしてラッチパルスとな
るアドレス信号をデコーダ３に与える。デコーダ回路３
は、書込み信号ルＷをインバータ７を介した信号と同期
信号へとのＡＮＤをＡＮＤ回路８を介してイネーブル信
号（”Ｈ”レベルの時、アドレス信号をデユードして出
力できる）として与かられるため、この期間イネーブル
となり、ＣＰＵ２より与えられるアドレス信号をデコー
ドして、ラッチ回路４へ与え、ラッチ回路４は、ＣＰＵ
２からのデータをデコード回路３の出力でラッチして、
ラッチ回路１０゜１１に与える。同１Ｊにして、ラッチ
回路６にもＣＰＵ２からデータが、デコーダ回路３より
ラッチパルスが与えられデータをラッチする。このラッ
チ回路６の出力は、ラッチ回路４のデータをラッチ回路
１０．１１のどちらに与えるかを決めるための疑似アド
レス信号として、デコーダ９に与える。同様にしてラッ
チ回路６にもＣＰＵ２からのデータがラッチされる。ラ
ッチ回路６の出力は、ラッチ回路１０．１１がラッチ動
作に必要な長さのラッチパルスを得るために、デコーダ
９のイネーブル信号としてデコーダ９に与える様信成さ
れている。つまり、ラッチ回路６の出力がＨ”レベルの
期間、ラッチ回路６の出力信号がデコーダ９を介してラ
ッチ回路１０または１１に与えられた後、ＣＰＵ２は前
述のラッチ回路６へのデータに”Ｌ″′を与え、ラッチ
する事によりラッチ回路６の出力が″Ｌ”レベルとなり
デコーダ回路９はディスエーブルとを多出力か禁止さｎ
るため、うノチ１【」路１０，１１へのラッチパルスが
なくなりこの時ラッチ回路４より与えられたデータがラ
ッチされた状態となる。
前述のラッチ回路４，５．６へのデータのラッチはすべ
てプログラムにより実行されるためにラッチ回路１ｏ及
び１１へのデータラッチには、一連の動作としてラッチ
回路４へのデータ書込み、ランチ回路６への疑似アドレ
スデータの１込みランチ回路６へのデコーダ回路９のイ
ネーブル信号の葺込みに続いて、ラッチ回路６へのデコ
ーダ回路９のディスエーブル信号の傅込みが必要になり
プログラムのステップ数として多くなるため主記憶装置
も多く必要であり、ラッチ一連の動作を行なう時プログ
ラムのステップ数を多く実行することは、結果的にＣＰ
Ｕ２の処理スピードが遅くなる事である。また、動作ス
ピードの速い（ＣＰＵ２よりも速いもの）ラッチ回路（
ラッチ回路４，５゜６）が余分に必要になる。□ 本発明はこのような問題を解決するものであり以下第２
図、第３図に示す実施例についてその動作を説明する。
てプログラムにより実行されるためにラッチ回路１ｏ及
び１１へのデータラッチには、一連の動作としてラッチ
回路４へのデータ書込み、ランチ回路６への疑似アドレ
スデータの１込みランチ回路６へのデコーダ回路９のイ
ネーブル信号の葺込みに続いて、ラッチ回路６へのデコ
ーダ回路９のディスエーブル信号の傅込みが必要になり
プログラムのステップ数として多くなるため主記憶装置
も多く必要であり、ラッチ一連の動作を行なう時プログ
ラムのステップ数を多く実行することは、結果的にＣＰ
Ｕ２の処理スピードが遅くなる事である。また、動作ス
ピードの速い（ＣＰＵ２よりも速いもの）ラッチ回路（
ラッチ回路４，５゜６）が余分に必要になる。□ 本発明はこのような問題を解決するものであり以下第２
図、第３図に示す実施例についてその動作を説明する。
ラッチ回路１０．１１がアクセスされるアドレスｑｃＰ
Ｕ２が出力すると、デコーダ回路３よりシステムクロッ
クを長くして、同期信号φ２を伸ばすための信号がクロ
ック発生器１に与えられる。
Ｕ２が出力すると、デコーダ回路３よりシステムクロッ
クを長くして、同期信号φ２を伸ばすための信号がクロ
ック発生器１に与えられる。
システムクロックが長くなると、ノ（ルス発生器１２よ
りデコーダ回路９ヘイネーブル信号として単一のパルス
が与えられる。デコーダ回路９は、ＣＰＵ２からのアド
レス信号に応じてラッチ回路１０又は１１にイネーブル
の期間、ラッチ信号として＠Ｈ”レベルのクロック信号
を与える。ランチ回路１ｏまたは１１はＣＰＵ２からの
データをデコーダ回路９からの信号でラツーチして、外
部の周辺回路に与え動作を制御する。
りデコーダ回路９ヘイネーブル信号として単一のパルス
が与えられる。デコーダ回路９は、ＣＰＵ２からのアド
レス信号に応じてラッチ回路１０又は１１にイネーブル
の期間、ラッチ信号として＠Ｈ”レベルのクロック信号
を与える。ランチ回路１ｏまたは１１はＣＰＵ２からの
データをデコーダ回路９からの信号でラツーチして、外
部の周辺回路に与え動作を制御する。
ラッチ回路１０．１１デコ一ダ回路９にＣＰＵ２より動
作スピードの遅いロジック素子を用いると同期信号φ２
の期間内でデータを確実にラッチすることができないた
め、誤動作の原因となるが上記実施例によれば、ラッチ
回路のクロックに士、）すな長さのパルスが得られるた
め誤動作がない。
作スピードの遅いロジック素子を用いると同期信号φ２
の期間内でデータを確実にラッチすることができないた
め、誤動作の原因となるが上記実施例によれば、ラッチ
回路のクロックに士、）すな長さのパルスが得られるた
め誤動作がない。
また、システムクロックを遅くするだけではラッチ回路
１ｏ及び１１がデータをラッチする時、同期信号φ２の
立下がりよりデータが確実にラッチするまでの期間ＣＰ
Ｕ２からのデータが保持されないのでいけない。従がっ
て、システムクロックを遅くすると共に同期信号φ２の
期間ＣＰσ２からのデータが確実に保障された時、スト
ローブ信号としての単一パルスによりデータをラッチす
る必要がある。第３図はパルス発生回路１２の一実施例
であり、クロックが速い時は、ＡＮＤ回路８の出力信号
が“Ｈ”になってもＡＮＤ回路１４の入力信号Ａは第４
図ｄの様に抵抗１６とコンデンサ１７による積分回路で
あるため、時定数に応じた立上りを行ないＡＮＤ回路１
４のスレッショールドレベル（図中ＳＬと示す）に達し
ないので“Ｌ″レベルままであｐ、ＡＩＪＤ回路８の出
力は°Ｌ”のままでデコーダ回路９ｆ：ディスエーブル
したままなので当然ラッチ回路１０．１１は動作をしな
い。この様にシステムクロックが速い時はデコーダ回路
９、ラッチ回路１０．１１はスタテックな状態なので０
ＭＯ８ＩＣなどヲｊ（用すると消費電流はほとんど流れ
ない。次にシステムクロックが遅い場合（第６図に図示
する）、ＡＮＤ回路８の出力（第６図Ｃ）が“°Ｈ”レ
ベルになるとＡＮＤ回ｌ＠１４のへ入力（第６図ｄ）は
抵抗１５と、コンデンサ２０の充電曲線を描いてレベル
が上がっていき■の点でＡ ｉｉ Ｄ回路１４のスレッ
ショールドレベルに達する。一方、ＡＮＤ回路１４のＢ
入力（第６図ｆ）は、ＡＮＤ回路８の出力が°Ｈ″レベ
ルになるとインバータ１３を介しているためインバータ
１３の出力はＬ”レベルとなり、抵抗１８、コンデンサ
２０の放電曲線を描いてレベルが下がっていき、Ｏの点
でＡＮＤ回路１４のスレッショールドレベルに達する。
１ｏ及び１１がデータをラッチする時、同期信号φ２の
立下がりよりデータが確実にラッチするまでの期間ＣＰ
Ｕ２からのデータが保持されないのでいけない。従がっ
て、システムクロックを遅くすると共に同期信号φ２の
期間ＣＰσ２からのデータが確実に保障された時、スト
ローブ信号としての単一パルスによりデータをラッチす
る必要がある。第３図はパルス発生回路１２の一実施例
であり、クロックが速い時は、ＡＮＤ回路８の出力信号
が“Ｈ”になってもＡＮＤ回路１４の入力信号Ａは第４
図ｄの様に抵抗１６とコンデンサ１７による積分回路で
あるため、時定数に応じた立上りを行ないＡＮＤ回路１
４のスレッショールドレベル（図中ＳＬと示す）に達し
ないので“Ｌ″レベルままであｐ、ＡＩＪＤ回路８の出
力は°Ｌ”のままでデコーダ回路９ｆ：ディスエーブル
したままなので当然ラッチ回路１０．１１は動作をしな
い。この様にシステムクロックが速い時はデコーダ回路
９、ラッチ回路１０．１１はスタテックな状態なので０
ＭＯ８ＩＣなどヲｊ（用すると消費電流はほとんど流れ
ない。次にシステムクロックが遅い場合（第６図に図示
する）、ＡＮＤ回路８の出力（第６図Ｃ）が“°Ｈ”レ
ベルになるとＡＮＤ回ｌ＠１４のへ入力（第６図ｄ）は
抵抗１５と、コンデンサ２０の充電曲線を描いてレベル
が上がっていき■の点でＡ ｉｉ Ｄ回路１４のスレッ
ショールドレベルに達する。一方、ＡＮＤ回路１４のＢ
入力（第６図ｆ）は、ＡＮＤ回路８の出力が°Ｈ″レベ
ルになるとインバータ１３を介しているためインバータ
１３の出力はＬ”レベルとなり、抵抗１８、コンデンサ
２０の放電曲線を描いてレベルが下がっていき、Ｏの点
でＡＮＤ回路１４のスレッショールドレベルに達する。
Ａ ｐＪ Ｄ回路１４は、■の点から＠の点までが、へ
入力、Ｂ入力共に″′Ｈ″レベルであるため出力信号と
して”Ｈ”レベルになる（第６図ｑ ）ＡＮＤ回路１４
の出力が°Ｈ”レベルになるとデコーダ回路９はイネー
ブルとなり、アドレスに応じたラッチ回路１０．１１へ
のラッチパルスがデコーダ回路９自身の動作ディレィ（
第６図りの〜１間）を持って与えられる。ラッチ回路１
ｏ及び１１へはデコーダ回路９よりのラッチパルスによ
りデータ・バス上のデータをラッチするが、同期信号φ
２が“°Ｈ゛ルベルの期間データ・バス上のデータは変
化する事がないので動作は確刈である。
入力、Ｂ入力共に″′Ｈ″レベルであるため出力信号と
して”Ｈ”レベルになる（第６図ｑ ）ＡＮＤ回路１４
の出力が°Ｈ”レベルになるとデコーダ回路９はイネー
ブルとなり、アドレスに応じたラッチ回路１０．１１へ
のラッチパルスがデコーダ回路９自身の動作ディレィ（
第６図りの〜１間）を持って与えられる。ラッチ回路１
ｏ及び１１へはデコーダ回路９よりのラッチパルスによ
りデータ・バス上のデータをラッチするが、同期信号φ
２が“°Ｈ゛ルベルの期間データ・バス上のデータは変
化する事がないので動作は確刈である。
以−ト説明した如く、本発明によればＣＰＵと主記憶装
置、クロック発生器を備えたマイクロコンピュータシス
テムにおいて、ＣＰＵがアクセスできるアドレス空間の
一部に動作スピードの遅いロジック素子を用いた周辺回
路のアドレスを与え、この周辺回路がアクセスされる時
のアドレスをデコードする事によりクロック発生器より
出力されるシステムクロックを遅くしてなおかつ、クロ
ックが遅い時のみパルスを発生するパルス発生器を備え
て、ＣＰＵよシ出力されるデータが保障された同期信号
φ２の″Ｈ゛″レベルの期間にパルス発生器より同期信
号φ２のストローブ信号となる単一パルスを発生し、周
辺回路のラッチ回路などへの書込み信号として与えるよ
うにしているため、消費電流の少ない０ＭＯ８ＩＣなど
動作スピードがＣＰＵよりも遅いロジック素子を用いた
場合でも常に安定した動作を朋待することができ、これ
らの素子を簡単に接続してシステム（Ｃ［成する事がで
きるという利点を有する。
置、クロック発生器を備えたマイクロコンピュータシス
テムにおいて、ＣＰＵがアクセスできるアドレス空間の
一部に動作スピードの遅いロジック素子を用いた周辺回
路のアドレスを与え、この周辺回路がアクセスされる時
のアドレスをデコードする事によりクロック発生器より
出力されるシステムクロックを遅くしてなおかつ、クロ
ックが遅い時のみパルスを発生するパルス発生器を備え
て、ＣＰＵよシ出力されるデータが保障された同期信号
φ２の″Ｈ゛″レベルの期間にパルス発生器より同期信
号φ２のストローブ信号となる単一パルスを発生し、周
辺回路のラッチ回路などへの書込み信号として与えるよ
うにしているため、消費電流の少ない０ＭＯ８ＩＣなど
動作スピードがＣＰＵよりも遅いロジック素子を用いた
場合でも常に安定した動作を朋待することができ、これ
らの素子を簡単に接続してシステム（Ｃ［成する事がで
きるという利点を有する。
第１図は従来のデータ書込み装置のクロックダイヤグラ
ム・、第２図は本発明のデータ書き込み装置における一
実施例のブロックダイヤスラム、第３図は同装置に使用
するパルス発生回路の一構成例を示すブロックダイヤフ
ラム、第４図、第５図は同装置の動作を説明するための
各部の波形図である。 １・・・・・・クロック発生回路、２・・・・・ＣＰＵ
３．９・・・・・・デコーダ回路、４，５，６，１０゜
１１・・・・・・ラッチ回路、７．１３・・・・−・イ
ンバータ、８，１４・・・・・ＡＮＤ回路、１５，１８
拳・・・・抵抗、１６ 、１９−＝・・・ダイオード、
１７．２０・・・・・・コンデンサ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１１
３図 Ｉ？ １４図 （９１□
ム・、第２図は本発明のデータ書き込み装置における一
実施例のブロックダイヤスラム、第３図は同装置に使用
するパルス発生回路の一構成例を示すブロックダイヤフ
ラム、第４図、第５図は同装置の動作を説明するための
各部の波形図である。 １・・・・・・クロック発生回路、２・・・・・ＣＰＵ
３．９・・・・・・デコーダ回路、４，５，６，１０゜
１１・・・・・・ラッチ回路、７．１３・・・・−・イ
ンバータ、８，１４・・・・・ＡＮＤ回路、１５，１８
拳・・・・抵抗、１６ 、１９−＝・・・ダイオード、
１７．２０・・・・・・コンデンサ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１１
３図 Ｉ？ １４図 （９１□
Claims (1)
- プログラム処理を実行する中央処理装置及び主記録装置
と、前記中央処理装置がアクセスできるアドレス空間の
一部をデコードするデコーダ回路と、前記デコーダ回路
からの信号でクロックを可変にできるクロック発生回路
と前記中央処理装置に接続される動作スピードの遅い周
辺回路と、前記クロック発生回路のクロックが遅い時、
書込みを実行するパルスを発生するパルス発生回路を具
謔し、前記中央処理装置が、前記周辺回路にデータを書
き込む時、前記クロック発生回路のクロックを遅くして
データ書込み信号を、前記パルス発生回路に与え、前記
周辺回路の書込み信号として前記パルス発生回路より、
データの書込み信号を前記周辺回路に与えるようにした
事を特徴とするデータ書込み装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013926A JPS58129620A (ja) | 1982-01-29 | 1982-01-29 | デ−タ書込み装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013926A JPS58129620A (ja) | 1982-01-29 | 1982-01-29 | デ−タ書込み装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58129620A true JPS58129620A (ja) | 1983-08-02 |
Family
ID=11846784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57013926A Pending JPS58129620A (ja) | 1982-01-29 | 1982-01-29 | デ−タ書込み装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129620A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165120A (ja) * | 1984-12-20 | 1986-07-25 | Fujitsu Ltd | クロツクパルス幅の動的制御方式 |
| US5126906A (en) * | 1989-04-17 | 1992-06-30 | Hitachi, Ltd. | Rotary magnetic head device with rotary transformer having high coupling coefficient |
-
1982
- 1982-01-29 JP JP57013926A patent/JPS58129620A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165120A (ja) * | 1984-12-20 | 1986-07-25 | Fujitsu Ltd | クロツクパルス幅の動的制御方式 |
| US5126906A (en) * | 1989-04-17 | 1992-06-30 | Hitachi, Ltd. | Rotary magnetic head device with rotary transformer having high coupling coefficient |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4511140B2 (ja) | メモリをセルフリフレッシュ状態にする装置および方法 | |
| JP2711035B2 (ja) | マルチクロック同期プロセッサユニット | |
| US5491814A (en) | Apparatus using a state machine for generating selectable clock frequencies and a fixed frequency for operating a computer bus | |
| US4870562A (en) | Microcomputer capable of accessing internal memory at a desired variable access time | |
| JPH10161767A (ja) | 小電力状態に出入するときにデータ処理システム内のクロックを自動的に順序付ける装置およびその方法 | |
| JPH07306827A (ja) | Ｐ／ｑ整数比関係を有する周波数で動作するディジタル装置間で同期データ伝送を行うための方法および装置 | |
| WO2002069146A2 (en) | Data processing system having an on-chip background debug system and method therefor | |
| US5222218A (en) | System with devices connected in sequence to receive information in a predetermined order | |
| JPS6217783B2 (ja) | ||
| JP2008059300A (ja) | マイクロコンピュータ | |
| US4999807A (en) | Data input circuit having latch circuit | |
| US5864252A (en) | Synchronous circuit with improved clock to data output access time | |
| JPS6045828A (ja) | シングルチツプマイコン | |
| JP3479389B2 (ja) | データ処理システム及び半導体集積回路 | |
| JPS58129620A (ja) | デ−タ書込み装置 | |
| US6954873B2 (en) | Implementation of wait-states | |
| CN101667448B (zh) | 存储器存取控制装置及其相关控制方法 | |
| JPH07129456A (ja) | コンピュータシステム | |
| JP3204384B2 (ja) | 半導体記憶回路 | |
| JPH0143392B2 (ja) | ||
| JPH0547855B2 (ja) | ||
| US6154820A (en) | Arrangement for storing program instructions and data in a memory device and method therefor | |
| KR0157878B1 (ko) | 메모리용 레디신호 발생회로 | |
| US5617310A (en) | Multiple operation mode microcontroller | |
| JPH0697814A (ja) | プログラマブル・ロジック・アレイおよびそれを用いたマイクロコンピュータ |