JPS5812679B2 - 不揮発性絶縁ゲ−ト半導体メモリの周辺回路方式 - Google Patents
不揮発性絶縁ゲ−ト半導体メモリの周辺回路方式Info
- Publication number
- JPS5812679B2 JPS5812679B2 JP56162289A JP16228981A JPS5812679B2 JP S5812679 B2 JPS5812679 B2 JP S5812679B2 JP 56162289 A JP56162289 A JP 56162289A JP 16228981 A JP16228981 A JP 16228981A JP S5812679 B2 JPS5812679 B2 JP S5812679B2
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- Japan
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- terminal
- power supply
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- G—PHYSICS
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Description
【発明の詳細な説明】
本発明はＭＯＳ型不揮発性メモリ装置における周辺回路
に関するものである。
に関するものである。
この種のメモリ装置の書き込み時に要する電圧は読み出
し電圧に対して数倍高い。
し電圧に対して数倍高い。
従って電源端子が読み出し、書込み用に兼用して設けら
れた装置では書込時にこの端子に高い電圧を印加するた
め、この装置の消費電力は、低い電圧を印加した読み出
し時に比してこれらの電圧比の２乗倍以上になる。
れた装置では書込時にこの端子に高い電圧を印加するた
め、この装置の消費電力は、低い電圧を印加した読み出
し時に比してこれらの電圧比の２乗倍以上になる。
そのために現在のＭＯＳ型不揮発性メモリ装置において
は、書き込み時に電源電圧をパルス的に印加して平均の
消費電力を少なくして熱的な破壊を防いでいる。
は、書き込み時に電源電圧をパルス的に印加して平均の
消費電力を少なくして熱的な破壊を防いでいる。
しかるに、このように書込み電源電圧をパルス的にして
印加時間を少なくすれば、それだけ全ピットの書き込み
時間が長くなり、又書き込み装置が複雑になる欠点があ
る。
印加時間を少なくすれば、それだけ全ピットの書き込み
時間が長くなり、又書き込み装置が複雑になる欠点があ
る。
また書込み時の消費電力を装置設計によって抑えると、
読み出し時の電流も必要以上に抑えられ、読み出し速度
が遅くなる。
読み出し時の電流も必要以上に抑えられ、読み出し速度
が遅くなる。
本発明は従来の技術に内在する上記欠点を除去する為に
、ＭＯＳ型ＰＲＯＭ（ＰｒｏｇｒａｍｍａｂｌｅＲｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の書き込みの速度は読み
出しの速度に比べて数桁遅＜、シたがってこのＰＲＯＭ
の周辺回路の動作速度も遅くてよく、書き込み時の消費
電力は少なくてよいことに着目してなされたものであり
、従って本発明の目的は、読み出し用と書き込み用の電
源を分離することによって、書き込み時の消費電力を少
なくして書き込み電源電圧を連続に印加出来ると共に読
み出し時には消費電力を増して読み出し速度を大きくし
得る新規な回路方式を提供することにある。
、ＭＯＳ型ＰＲＯＭ（ＰｒｏｇｒａｍｍａｂｌｅＲｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の書き込みの速度は読み
出しの速度に比べて数桁遅＜、シたがってこのＰＲＯＭ
の周辺回路の動作速度も遅くてよく、書き込み時の消費
電力は少なくてよいことに着目してなされたものであり
、従って本発明の目的は、読み出し用と書き込み用の電
源を分離することによって、書き込み時の消費電力を少
なくして書き込み電源電圧を連続に印加出来ると共に読
み出し時には消費電力を増して読み出し速度を大きくし
得る新規な回路方式を提供することにある。
本発明によれば、第１の電源端子と、第２の電源端午と
、基準電源端子と、第１の節点と、上記基準電源端子と
第１の節点との間に接続し複数のアドレス入力に応答し
て選択的に電流路を形成する選択回路と、上記第１の電
源端子と上記第１の節点との間に接続した第１の負荷ト
ランジスタと、上記第２の電源端子と上記第１の節点と
の間に接続した上記第１の負荷トランジスタよりも高抵
抗の第２の負荷トランジスタと、出力節点と、上記出力
節点と第１の節点との間に設けられた第１の伝達トラン
ジスタと、第２の節点と、上記第２の節点と上記出力節
点との間に接続した第２の伝達トランジスタと、上記第
１の電源端子と第２の節点との間に接続した第１の切換
トランジスタと、上記第２の電源端子ト上記第２の節点
との間に接続した第２の切換トランジスタとを有し、書
き込み時に第２負荷トランジスタと第２の切換トランジ
スタおよび第１の伝達トランジスタを導通状態となし、
第１の負荷トランジスタ第１の切換トランジスタを非導
通とし、読み出し時に第１の負荷トランジスタと第１の
切換トランジスタを導通とし、第２の負荷トランジスタ
と第２の切換トランジスタおよび第１の伝達トランジス
タを非導通とするようにした不揮発性絶縁ゲート半導体
メモリの周辺回路方式が得られる。
、基準電源端子と、第１の節点と、上記基準電源端子と
第１の節点との間に接続し複数のアドレス入力に応答し
て選択的に電流路を形成する選択回路と、上記第１の電
源端子と上記第１の節点との間に接続した第１の負荷ト
ランジスタと、上記第２の電源端子と上記第１の節点と
の間に接続した上記第１の負荷トランジスタよりも高抵
抗の第２の負荷トランジスタと、出力節点と、上記出力
節点と第１の節点との間に設けられた第１の伝達トラン
ジスタと、第２の節点と、上記第２の節点と上記出力節
点との間に接続した第２の伝達トランジスタと、上記第
１の電源端子と第２の節点との間に接続した第１の切換
トランジスタと、上記第２の電源端子ト上記第２の節点
との間に接続した第２の切換トランジスタとを有し、書
き込み時に第２負荷トランジスタと第２の切換トランジ
スタおよび第１の伝達トランジスタを導通状態となし、
第１の負荷トランジスタ第１の切換トランジスタを非導
通とし、読み出し時に第１の負荷トランジスタと第１の
切換トランジスタを導通とし、第２の負荷トランジスタ
と第２の切換トランジスタおよび第１の伝達トランジス
タを非導通とするようにした不揮発性絶縁ゲート半導体
メモリの周辺回路方式が得られる。
次に本発明をその良好な一実施例について添付図面を参
照しながら詳細に説明しよう。
照しながら詳細に説明しよう。
第１図を参照するに、そこには本発明に係る方式の基本
的思想を表わしたインバータが示されている。
的思想を表わしたインバータが示されている。
図に於て、参照記号Ｔａ及びＴｂは夫々負荷ＭＯＳトラ
ンジスタを示している。
ンジスタを示している。
トランジスタＴａのゲート電極とソース電極とは端子１
に接続されており、トランジスタＴｂのゲート電極とソ
ース電極とは端子２に接続されている。
に接続されており、トランジスタＴｂのゲート電極とソ
ース電極とは端子２に接続されている。
端子１には読み出し電源電圧ＶＧＧが、端子２には書き
込み電源電圧■Ｐが必要に応じて夫々印加される。
込み電源電圧■Ｐが必要に応じて夫々印加される。
トランジスタＴａのドレイン電極とトランジスタＴｂの
ドレイン電極とは接続され、この接点と接地電位間には
ドライバＭＯＳトランジスタＴｃが接続されている。
ドレイン電極とは接続され、この接点と接地電位間には
ドライバＭＯＳトランジスタＴｃが接続されている。
３及び４は入力端子及び出力端子を夫々示している。
読み出し電源電圧ＶＧＧと書き込み電源電圧Ｖｐは以下
の様にして使用される。
の様にして使用される。
即ち、読み出し時には端子１に電源電圧ＶＧＧが加えら
れ、端子２は接地され、書き込み時には端子２に電源電
圧Ｖｐが加えられ、端子１は接地される。
れ、端子２は接地され、書き込み時には端子２に電源電
圧Ｖｐが加えられ、端子１は接地される。
結局、読み出し時にはトランジスタＴｃが負荷ＭＯＳト
ランジスタとして、トランジスタＴｃは入力トランジス
タとして働き、トランジスタＴｂは電気的にオフの状態
になる。
ランジスタとして、トランジスタＴｃは入力トランジス
タとして働き、トランジスタＴｂは電気的にオフの状態
になる。
書き込み時にはトランジスタＴｂが負荷ＭＯＳトランジ
スタとして、トランジスタＴｃは入力トランジスタとし
て動作し、トランジスタＴａは電気的にオフの状態にな
る。
スタとして、トランジスタＴｃは入力トランジスタとし
て動作し、トランジスタＴａは電気的にオフの状態にな
る。
ここで負荷ＭＯＳトランジスタＴｂの抵抗をトランジス
タＴａに比べて大きくすることにより、第１図に示され
たインバータ回路は書き込み時の消費電力をおさえるこ
とができる。
タＴａに比べて大きくすることにより、第１図に示され
たインバータ回路は書き込み時の消費電力をおさえるこ
とができる。
第２図は、第１図に示された本発明の原理に基く本発明
の実施例によるデコーダ回路の一部を示す。
の実施例によるデコーダ回路の一部を示す。
ＭＯＳトランジスタＴａ１ｉ（ｉ＝１，２・・・２ｎ）
は第１図のＭＯＳトランジスタＴａに、ＭＯＳトランジ
スタＴｂ１ｉ（ｉ＝１，２，・・・２ｎ）は第１図のＭ
ＯＳトランジスタＴｂに、ＭＯＳトランジスタＴｃ１ｉ
，Ｔｃ２ｉ・・・Ｔｃｎｉ（ｉ＝１，２，・・・２ｎ）
は第１図のＭＯＳトランジスタＴｃに夫々対応するもの
である。
は第１図のＭＯＳトランジスタＴａに、ＭＯＳトランジ
スタＴｂ１ｉ（ｉ＝１，２，・・・２ｎ）は第１図のＭ
ＯＳトランジスタＴｂに、ＭＯＳトランジスタＴｃ１ｉ
，Ｔｃ２ｉ・・・Ｔｃｎｉ（ｉ＝１，２，・・・２ｎ）
は第１図のＭＯＳトランジスタＴｃに夫々対応するもの
である。
Ｔａ２ｉは読み出し時に導通してデコーダ出力端子Ｘｉ
に現われる漂遊容量に蓄積される電荷を放電する為のＭ
ＯＳトランジスタＴａ３ｉは読み出し時に導通してトラ
ンジスタＴａ４を通して端子Ｘｉに電力を供給するＭＯ
Ｓトランジスタ、Ｔｂ２ｉは書き込み時に導通して端子
Ｘｉと端子ｘｉとを接続し、トランジスタＴｂ１ｉを通
して端子Ｘｉに電力を供給するＭＯＳトランジスタを夫
々示している。
に現われる漂遊容量に蓄積される電荷を放電する為のＭ
ＯＳトランジスタＴａ３ｉは読み出し時に導通してトラ
ンジスタＴａ４を通して端子Ｘｉに電力を供給するＭＯ
Ｓトランジスタ、Ｔｂ２ｉは書き込み時に導通して端子
Ｘｉと端子ｘｉとを接続し、トランジスタＴｂ１ｉを通
して端子Ｘｉに電力を供給するＭＯＳトランジスタを夫
々示している。
これらのトランジスタは図示の如く接続されている。
以上のトランジスタの組合せは全部で２ｎ個存するが、
図示されているのはそのうちの１組である。
図示されているのはそのうちの１組である。
１６は２ｎ個のトランジスタＴａ３ｉのソースが接続さ
れる共通端子であり、該端子にはＭＯＳトランジスタＴ
ａ４，Ｔａ３から成る回路のドレインの結合点が接続さ
れている。
れる共通端子であり、該端子にはＭＯＳトランジスタＴ
ａ４，Ｔａ３から成る回路のドレインの結合点が接続さ
れている。
今、端子１３−１，１３−２，・・・１３−ｎを通して
アドレス信号Ａ１，Ａ２，・・・Ａｎの同相又は逆相の
組み合せ２ｎ個のうちの１組が入力トランジスタＴｃ１
ｉ，Ｔｃ２ｉ，−Ｔｃｎｉのゲートに入力するものとす
る。
アドレス信号Ａ１，Ａ２，・・・Ａｎの同相又は逆相の
組み合せ２ｎ個のうちの１組が入力トランジスタＴｃ１
ｉ，Ｔｃ２ｉ，−Ｔｃｎｉのゲートに入力するものとす
る。
読み出し時には端子１１，１５及び１７にＶＧＧの電圧
が印加され、トランジスタＴａ１ｉは負荷ＭＯＳトラン
ジスタとして働き、端子１２及び１８は接地されるので
トランジスタＴｂ１ｉ，Ｔｂ２ｉ及びＴｂ３ｉはオフ状
態になっている。
が印加され、トランジスタＴａ１ｉは負荷ＭＯＳトラン
ジスタとして働き、端子１２及び１８は接地されるので
トランジスタＴｂ１ｉ，Ｔｂ２ｉ及びＴｂ３ｉはオフ状
態になっている。
トランジスタＴａ１ｉのドレイン側が接続され、トラン
ジスタＴｃ１ｉ，Ｔｃ２ｉ，・・・Ｔｃｎｉのソース側
の接続点である端子ｘｉには、トランジスタＴａ３ｉの
ゲートが接続され、トランジスタＴａ３ｉのソース側即
ち端子１６は電源電圧■ＧＧ、ＶＰのどちらが印加され
ても電圧が加わるように、それぞれトランジスタＴａ４
，Ｔｂ３を通して端子１７，１８に接続されている。
ジスタＴｃ１ｉ，Ｔｃ２ｉ，・・・Ｔｃｎｉのソース側
の接続点である端子ｘｉには、トランジスタＴａ３ｉの
ゲートが接続され、トランジスタＴａ３ｉのソース側即
ち端子１６は電源電圧■ＧＧ、ＶＰのどちらが印加され
ても電圧が加わるように、それぞれトランジスタＴａ４
，Ｔｂ３を通して端子１７，１８に接続されている。
トランジスタＴａ３ｉのドレイン側即ち端子Ｘｉはトラ
ンジスタＴａ２ｉを通して接地され、トランジスタＴａ
２ｉのゲートには電圧ＶＧＧが印加されるので該トラン
ジスタＴａ２ｉはオン状態にされる。
ンジスタＴａ２ｉを通して接地され、トランジスタＴａ
２ｉのゲートには電圧ＶＧＧが印加されるので該トラン
ジスタＴａ２ｉはオン状態にされる。
適当なアドレス信号が入力し、トランジスタＴｃ１ｉ，
・・・Ｔｃｎｉのすべてがオフ状態になった時に、端子
ｘｉには現在オン状態にあるトランジスタＴａ１ｉを通
して電圧■ＧＧが印加されるので、端子ｘｉのレベルは
トランジスタＴａ１ｉのしきい値電圧だけ低い電圧とな
り、トランジスタＴａ３ｉはオン状態になる。
・・・Ｔｃｎｉのすべてがオフ状態になった時に、端子
ｘｉには現在オン状態にあるトランジスタＴａ１ｉを通
して電圧■ＧＧが印加されるので、端子ｘｉのレベルは
トランジスタＴａ１ｉのしきい値電圧だけ低い電圧とな
り、トランジスタＴａ３ｉはオン状態になる。
ここでトランジスタＴａ３ｉのオン抵抗（導通時の抵抗
）をトランジスタＴａ２ｉのそれに比べて十分小さくし
ていることにより、端子Ｘｉは端子ｘｉのレベルよりト
ランジスタＴａ３ｉのしきい値電圧だけ低い電圧に近い
電圧になる。
）をトランジスタＴａ２ｉのそれに比べて十分小さくし
ていることにより、端子Ｘｉは端子ｘｉのレベルよりト
ランジスタＴａ３ｉのしきい値電圧だけ低い電圧に近い
電圧になる。
ここで出力端子Ｘｉ以外のデコーダの出力端子Ｘｊ（ｉ
≠ｊ）（図示せず）はトランジスタＴａ２ｊ（図示せず
）を通して接地されるからＧＮＤのレベルになる。
≠ｊ）（図示せず）はトランジスタＴａ２ｊ（図示せず
）を通して接地されるからＧＮＤのレベルになる。
尚、出力端子Ｘｉには不揮発性絶縁ゲート半導体メモリ
セルが接続されている。
セルが接続されている。
以上読み出し時におけるデコーダ回路の動作を説明した
が、次に書き込み時においては、電圧ＶＧＧが印加され
る端子１１，１５，１７が接地され、端子１２，１８に
電源電圧Ｖｐが印加される。
が、次に書き込み時においては、電圧ＶＧＧが印加され
る端子１１，１５，１７が接地され、端子１２，１８に
電源電圧Ｖｐが印加される。
トランジスタＴａ１ｉはオフ状態にあり、トランジスタ
Ｔｂ１ｉは、ソースとゲートに電圧Ｖｐが与えられ。
Ｔｂ１ｉは、ソースとゲートに電圧Ｖｐが与えられ。
ドレイン側を端子ｘｉに接続された負荷ＭＯＳトランジ
スタとして作用する。
スタとして作用する。
トランジスタＴｂ２ｉは端子ｘｉと端子Ｘｉとを電気的
に接続する働きをなし、そのゲートには電圧Ｖｐが印加
されてオン状態にされる。
に接続する働きをなし、そのゲートには電圧Ｖｐが印加
されてオン状態にされる。
その結果端子ｘｉと端子Ｘｉの電位差はほとんどなくな
り、トランジスタＴａ３ｉはオフの状態になる。
り、トランジスタＴａ３ｉはオフの状態になる。
したがって出力端子Ｘｉが選択されたときには、端子Ｘ
ｉのレベルはＶｐよりトランジスタＴｂ１ｉのしきい値
電圧だけ低いレベルまで上り、読み出し時に比べて電源
からのドロツプの割合は、トランジスタＴａ３ｉのしき
い値電圧だけ少なくなっている。
ｉのレベルはＶｐよりトランジスタＴｂ１ｉのしきい値
電圧だけ低いレベルまで上り、読み出し時に比べて電源
からのドロツプの割合は、トランジスタＴａ３ｉのしき
い値電圧だけ少なくなっている。
ここで負荷ＭＯＳトランジスタＴｂ１ｉの負荷抵抗を大
きくして消費電力を少なくする。
きくして消費電力を少なくする。
本発明は以上の如く構成されており、本発明によれば、
読み出し時には消費電力を増して読み出し速度を大きく
することができ、又書き込み時には周辺回路の消費電力
をおさえて連続的に書き込みを行なうことができる。
読み出し時には消費電力を増して読み出し速度を大きく
することができ、又書き込み時には周辺回路の消費電力
をおさえて連続的に書き込みを行なうことができる。
以上本発明はその良好な一実施例について説明されたが
、それは単なる例示的なものであり、ここで説明された
実施例によってのみ本願発明が限定されるものでないこ
とは勿論である。
、それは単なる例示的なものであり、ここで説明された
実施例によってのみ本願発明が限定されるものでないこ
とは勿論である。
第１図は本発明に係る基本原理を説明する為のインバー
タ回路を示す図、第２図は本発明の一実施例を示す図で
ある。 １，２，１１，１２，１５，１７，１８・・・・・・電
源端子、３，１３−１，１３−２，・・・１３−ｎ・・
・・・・入力端子、ｘｉ，１６・・・・・・中間端子、
４，Ｘｉ・・・・・・出力端子、Ｔａ，Ｔａ１ｉ，Ｔａ
２ｉ，Ｔａ３ｉ，Ｔａ４，Ｔｂ，Ｔｂ１ｉ，Ｔｂ２ｉ，
Ｔｂ３，Ｔｃ，Ｔｃ１ｉ，Ｔｃ２ｉ，・・・Ｔｃｎｉ・
・・・・・ＭＯＳトランジスタ。
タ回路を示す図、第２図は本発明の一実施例を示す図で
ある。 １，２，１１，１２，１５，１７，１８・・・・・・電
源端子、３，１３−１，１３−２，・・・１３−ｎ・・
・・・・入力端子、ｘｉ，１６・・・・・・中間端子、
４，Ｘｉ・・・・・・出力端子、Ｔａ，Ｔａ１ｉ，Ｔａ
２ｉ，Ｔａ３ｉ，Ｔａ４，Ｔｂ，Ｔｂ１ｉ，Ｔｂ２ｉ，
Ｔｂ３，Ｔｃ，Ｔｃ１ｉ，Ｔｃ２ｉ，・・・Ｔｃｎｉ・
・・・・・ＭＯＳトランジスタ。
Claims (1)
- １ 第１の電源端子と、第２の電源端子と、基準電源端
子と、第１の節点と、上記基準電源端子と、第１の節点
との間に接続し複数のアドレス入力に応答して選択的に
電流路を形成する選択回路と、上記第１の電源端子と上
記第１の節点との間に接続した第１の負荷トランジスタ
と、上記第２の電源端子と上記第１の節点との間に接続
した上記第１の負荷トランジスタよりも高抵抗の第２の
負荷トランジスタと、出力節点と、上記出力節点と第１
の節点との間に設けられた第１の伝達トランジスタと、
第２の節点と、上記第２の節点と上記出力節点との間に
接続しゲートが上記第１の節点に接続した第２の伝達ト
ランジスタと、上記第１の電源端子と第２の節点との間
に接続した第１の切換トランジスタと、上記第２の電源
端子と上記第２の節点との間に接続した第２の切換トラ
ンジスタと、上記出力節点と基準電源端子との間に接続
しゲートが上記第１の電源端子に接続した放電用トラン
ジスタとを有し、書き込み時に第２の負荷トランジスタ
と第２の切換トランジスタおよび第１の伝達トランジス
タを導通状態となし、第１の負荷トランジスタと第１の
切換トランジスタを非導通として上記出力節点から書込
み信号を出力し、読み出し時に第１の負荷トランジスタ
と第１の切換トランジスタを導通とし第２の負荷トラン
ジスタおよび第２の切換トランジスタおよび第１の伝達
トランジスタを非導通とするようにして上記出力節点か
ら読み出し信号を出力するようにしたことを特徴とする
不揮発性絶縁ゲート半導体メモリの周辺回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162289A JPS5812679B2 (ja) | 1981-10-12 | 1981-10-12 | 不揮発性絶縁ゲ−ト半導体メモリの周辺回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162289A JPS5812679B2 (ja) | 1981-10-12 | 1981-10-12 | 不揮発性絶縁ゲ−ト半導体メモリの周辺回路方式 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3860775A Division JPS51114037A (en) | 1975-04-01 | 1975-04-01 | A peripheral circuit design for fixed insulation-gate semiconductor me mories |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57138091A JPS57138091A (en) | 1982-08-26 |
| JPS5812679B2 true JPS5812679B2 (ja) | 1983-03-09 |
Family
ID=15751649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162289A Expired JPS5812679B2 (ja) | 1981-10-12 | 1981-10-12 | 不揮発性絶縁ゲ−ト半導体メモリの周辺回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812679B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
| US4754167A (en) * | 1985-04-04 | 1988-06-28 | Cecil Conkle | Programmable reference voltage generator for a read only memory |
-
1981
- 1981-10-12 JP JP56162289A patent/JPS5812679B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57138091A (en) | 1982-08-26 |
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