JPS58122798A - Method of forming via hole - Google Patents

Method of forming via hole

Info

Publication number
JPS58122798A
JPS58122798A JP340582A JP340582A JPS58122798A JP S58122798 A JPS58122798 A JP S58122798A JP 340582 A JP340582 A JP 340582A JP 340582 A JP340582 A JP 340582A JP S58122798 A JPS58122798 A JP S58122798A
Authority
JP
Japan
Prior art keywords
hole
via hole
wiring
paste
conductive paste
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP340582A
Other languages
Japanese (ja)
Inventor
豊嗣 渡辺
星川 大平
大野 卓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP340582A priority Critical patent/JPS58122798A/en
Publication of JPS58122798A publication Critical patent/JPS58122798A/en
Pending legal-status Critical Current

Links

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明は、絶縁基板の上、下向に形成された配m4淳の
所要個所を接続するためのバイアホールの形成方法に関
する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for forming via holes for connecting required portions of a four-millimeter pattern formed downward on an insulating substrate.

近年、電子回路配線板は、論理素子のLSI化寺に伴な
い、高密度配線板体 ため、配線導体パターンの細線化と、ts品実装孔、バ
イアホール等の小形化が望まれる。このような高密度配
線板は従来の方法ではコスト増を招く。
In recent years, electronic circuit wiring boards have become high-density wiring boards as logic elements have become more integrated into LSIs, so it is desired to have thinner wiring conductor patterns and smaller TS product mounting holes, via holes, etc. Conventional methods for producing such high-density wiring boards result in increased costs.

脅に高密度化されるに従い、各配線板の汎用性がなくな
り、従来の原−を用いたエツチング法による配線板の設
計費が大きな負担となっている。さらに、電子装置の市
場におけるライフサイクルの短縮に伴ない、設計期間の
短縮がJII請されるが、従来の高密度配線板では、原
画の作成に多大の時間を必要とする欠点がある。また、
従来は、バイアホールの形成工程でスルーホールのメッ
キが必要であるのでコスト高となり、かつ廃水処理を要
するため公害を発生するという問題もある。
As the density of wiring boards increases, the versatility of each wiring board is lost, and the cost of designing wiring boards by the conventional etching method using a raw material becomes a large burden. Furthermore, with the shortening of the life cycle in the electronic device market, there is an urgent need to shorten the design period, but conventional high-density wiring boards have the drawback of requiring a large amount of time to create original designs. Also,
Conventionally, the process of forming via holes requires plating of through holes, resulting in high costs, and requires waste water treatment, which poses the problem of generating pollution.

従来のバイアホール形成方法は、第1図(a)に示すよ
うに、絶縁基板lの上下面に形成された4坏層2の所要
個所にスルーホールを形成した後、同図(1))に示す
ように該スルーホールW−にメッキを施こすことによっ
て上下導体層間を接続する。そして、同図(C)に示す
ように導体層2の配線パターン形成部およびスルーホー
ル部にレジスト19を形成し、同図(d)に示すように
エツチングしたのち、レジストを除去して同図(・)に
示すようなバイアホールによって上下配線導体が接続さ
れた配線板を装造するという方法である。
As shown in FIG. 1(a), the conventional method for forming via holes is to form through holes at required locations in the four-layered layer 2 formed on the upper and lower surfaces of the insulating substrate l, and then to The upper and lower conductor layers are connected by plating the through hole W- as shown in FIG. Then, as shown in FIG. 1C, a resist 19 is formed on the wiring pattern forming portion and through-hole portion of the conductor layer 2, and after etching as shown in FIG. 2D, the resist is removed. This is a method of constructing a wiring board in which upper and lower wiring conductors are connected through via holes as shown in (.).

萬2図はバイアホール部の詳細図であシ、4e縁捧1の
上面の導体パターン21とこれに連らなる2ンドs8と
48轍体lの下面のランド部81との閾がスルーホール
40儒壷にメツ中形成された接続導体41によ2て接続
している。上述の従来の方法では、エツチング時にバイ
アホール部を保繰するレジストが必要であるため、レジ
スト形成のために原−が必要となる。また、メッキエ楊
には前述し九コスト高、会害等の問題がある。
Figure 2 is a detailed view of the via hole part, and the threshold between the conductor pattern 21 on the upper surface of the 4e rim 1, the 2nd lead s8 connected to this, and the land part 81 on the lower surface of the 48 track body 1 is the through hole. It is connected by a connecting conductor 41 formed in the middle of the 40-meter pot. In the above-mentioned conventional method, a resist is required to preserve the via hole portion during etching, and therefore a master is required for forming the resist. In addition, the plated yang has the above-mentioned problems such as high cost and harm to society.

本発明は、上述の従来の欠点を解決し、メッキを心安と
せず、従りて本質的に原画を必要としないバイアホール
の形成方法を提供し、もうてター/アラウンドタイムの
煉−低コストの高密度配線板の#造をロエ能ならしめる
ことにある。
The present invention solves the above-mentioned conventional drawbacks and provides a method of forming via holes that does not require plating and therefore essentially does not require original drawings, which reduces construction time/around time and reduces costs. The goal is to make the # construction of high-density wiring boards standard.

本発明によるバイアホール形成方法は、絽鎌基叡の上(
3)および下面に形成された電子回路配線導体を相互に
接続する位置において該上下導体およびS*基板を貫通
するスルーホールを形成し、該スルーホールKMペース
トま九Fi鋼ペースト等の導電性ペーストを注入し、咳
導′@注ペーストによりて上下導体間を電気的に接続す
ることを%倣とする。
The method for forming a via hole according to the present invention is based on a method for forming a via hole (
3) A through hole passing through the upper and lower conductors and the S* board is formed at a position where the electronic circuit wiring conductors formed on the lower surface are mutually connected, and the through hole is made of a conductive paste such as KM paste or Fi steel paste. % imitation is injected and electrically connects the upper and lower conductors using paste.

次に、本発明について1図面を参照して!l細に説明す
る。
Next, please refer to one drawing regarding the present invention! I will explain in detail.

第8図は、本発明の一実施例における導電ペースト注入
工種の断面図を示す、すなわち、第8図(1)に示すよ
うに、絶縁基板lの上下面に形成された導体(図示して
いない)の接続部分に穿設されたスルーホール4の上部
にノズル6を上方から矢印Aに沿って下降させ、基板l
の上面との間に一定のギャップGr  (例えば05 
m )をおいて停止させる。ノズル6の内孔には導電ペ
ースト6が光されている。基板lの下面には、受は皿7
が矢印Bに沿って上昇し、基板下面と一定ギャクプG。
FIG. 8 shows a cross-sectional view of a conductive paste injection method in one embodiment of the present invention. That is, as shown in FIG. The nozzle 6 is lowered from above along the arrow A into the upper part of the through hole 4 drilled in the connecting part of the substrate l.
A certain gap Gr (for example, 05
m) and then stop. A conductive paste 6 is applied to the inner hole of the nozzle 6. On the bottom surface of the board l, there is a tray 7.
rises along arrow B and makes a constant gap G with the bottom surface of the board.

の位置で停止する。次に、同図(b)に示すように。Stop at the position. Next, as shown in the same figure (b).

−ペースト又は銅ペースト等の導電ペースト5に矢印C
に示す方向に適宜な圧力を加えてペースト6をノズル6
の先端部から押し出し、スルーホール4内およ、びギャ
ップGr−G*を充填する。従って、スルーホール4の
上下同縁部は導電ペーストで横われる。この上下lll
轍部の導電ペーストは基板1の上下向の配線導体に十分
接触して−る。その依同図(c)K示すように、ノズル
6を矢印り方向へ上昇させ、受は皿7を矢印Eの方向へ
下降すれば、スルーホールを充填したペースト6は基板
表印からの高さhl+基板下向からの高さり、の盛り上
りと、スルーホールの径Rよシ大きな広がシを有し、上
下配線導体間の接続を保障する。導電ペースト6が焼結
を要する場合は、炉中にて焼成する。
- arrow C to conductive paste 5 such as paste or copper paste;
Apply appropriate pressure in the direction shown in to apply the paste 6 to the nozzle 6.
It is extruded from the tip of the through hole 4 and fills the gap Gr-G*. Therefore, the upper and lower edges of the through hole 4 are covered with conductive paste. This top and bottom lll
The conductive paste in the ruts is in sufficient contact with the vertical wiring conductors of the substrate 1. As shown in FIG. It has a swell of R + height from the bottom of the board and a larger width than the diameter R of the through hole, ensuring the connection between the upper and lower wiring conductors. If the conductive paste 6 requires sintering, it is fired in a furnace.

上述の工程において、特に制−を賛する値は、孔径Rと
孔の深さく基板の厚さ)が与えられたときの、導電ペー
ストの粘度、注入圧力、ノズルと基板とのギャップG、
l受皿と基板とのギャップG、である。本実施例では、
室温において、基板孔径α4−9孔の深さL6■に対し
て、導電ペースト粘[800ポアズ、注入圧力11に/
j、ノズル−j叡閣ギャッ1ub閣e5!皿−愈椴閣ヤ
マツ106■を採用して良好なバイアホールを集塊した
In the above process, the values that are particularly important to control are the viscosity of the conductive paste, the injection pressure, the gap G between the nozzle and the substrate, given the hole diameter R, the hole depth, and the substrate thickness.
1 is the gap G between the saucer and the substrate. In this example,
At room temperature, for the depth L6 of the substrate hole diameter α4-9, the conductive paste viscosity [800 poise, injection pressure 11/
j, nozzle-j Eikaku Gyat 1ub Kaku e5! A good via hole was agglomerated by using a plate of Yoshikaku Yamatsu 106■.

第4図は1本発明を実施するのに適するW&直の一例を
示す斜視図である。すなわち、フレーム99に、X軸移
励台8およびY@移動台9が取付けられ、フレーム99
の上方のアームにノズル6を、下方のアームに受皿7を
堆付けている。受皿7はビン7aに枢支されるロッド7
bの図中上下両端部に形成され、一方の受皿7は基板1
に対向している。そして、ロッド7bがビ/7aを中心
として180@回動したとき、他方の受皿7が基板lに
対向し、前の受皿?#iプ2シフ1によって清浄される
。本装置のノズル6は、位置決めされた基板lの任意の
スルーホールに下降し、導電ペーストの注入および停止
を行なう。一方受皿’l、垂直方向Gに上下し、注入時
は上方向へ移動し。
FIG. 4 is a perspective view showing an example of a W&C suitable for carrying out the present invention. That is, the X-axis moving table 8 and the Y@ moving table 9 are attached to the frame 99, and the frame 99
A nozzle 6 is mounted on the upper arm, and a saucer 7 is mounted on the lower arm. The saucer 7 is a rod 7 that is pivotally supported by the bottle 7a.
The trays 7 are formed at both the upper and lower ends in the figure b, and one of the saucers 7 is attached to the substrate 1.
is facing. Then, when the rod 7b rotates 180@ around Bi/7a, the other saucer 7 faces the board l, and the previous saucer 7? Cleaned by #ip2shift1. The nozzle 6 of this device descends into an arbitrary through hole of the positioned substrate 1 to inject and stop the conductive paste. On the other hand, the saucer 'l moves up and down in the vertical direction G, and moves upward during injection.

ペーストを受けた後に下方へ移動すると共に矢印F方向
へ180@回転し、他方の受皿が次の注入時に使用され
る。これらの動作は、劃−用コンピュータによって連続
的に制御される。勿論手動によりて動作させることも可
能である。
After receiving the paste, it moves downward and rotates 180@ in the direction of arrow F, and the other saucer is used for the next injection. These operations are continuously controlled by the field computer. Of course, it is also possible to operate it manually.

46図rj、本発明の方法によって形成されたバイアホ
ールの一例を示すWt面図である。すなわち。
FIG. 46 rj is a Wt side view showing an example of a via hole formed by the method of the present invention. Namely.

基板lの上向配線パターン21と、下面のランド廊8を
貫通して穿設されたスルーホール4に導電ペースト6が
注入され、上面のバンクs61と下面のパンク[62に
よって、それぞれ上面パターン21および下向ランド部
8と電気的に接続される。スルーホールの径R1高さH
に対して適当なベース) f1511.注入圧力があシ
、注入に際しては江入蓋と注入圧力がコントロールされ
ることは前述した。
Conductive paste 6 is injected into the through hole 4 drilled through the upward wiring pattern 21 of the substrate l and the land corridor 8 on the lower surface, and the bank s61 on the upper surface and the puncture [62 on the lower surface] cause the upper surface pattern 21 to and is electrically connected to the downward land portion 8. Through hole diameter R1 height H
(appropriate base for) f1511. As mentioned above, the injection pressure is high and the injection pressure is controlled during injection.

、惠6図は、本発明を使用して多層配線板を作成する工
程の一例を示す。すなわち、同図(&)に示すように“
、基板1の上下両面に形成された導体層2上に、レジス
ト19を形成し、同図(衿に示すようにエツチングして
導体層2の不要個所を削除し。
, Figure 6 shows an example of a process for creating a multilayer wiring board using the present invention. In other words, as shown in the figure (&), “
A resist 19 is formed on the conductor layer 2 formed on both the upper and lower surfaces of the substrate 1, and unnecessary portions of the conductor layer 2 are removed by etching as shown in the figure (neck).

レジストを除去して同図(C)に示す配線導体パターン
21が形成される。この段階では、未だバイアホールは
形成されていない0次に、同図(山に示すに導体ペース
ト6を注入後焼成して同図(・)に示すようなバイアホ
ールを形成する0本発明によれば、パイ7ホールの形成
は配−パターン21が形成された後で行なうことが9舵
であるから、従来のように完成したバイアホールメッキ
を保護するためのエツチングマスクを必要としない。従
って、配線パターンの形成は、原画を心安としない他の
方便用することが可能でめる。このため多層配線板のコ
ストを低下させ、かつ、ターンアラウンドタイムを縮少
させることが可能である。
The resist is removed to form a wiring conductor pattern 21 shown in FIG. At this stage, a via hole has not yet been formed.Next, conductor paste 6 is injected and fired to form a via hole as shown in the figure (・). According to this method, since the formation of the pie hole 7 is performed after the wiring pattern 21 is formed, there is no need for an etching mask to protect the completed via hole plating as in the conventional method. The formation of the wiring pattern can be done in a more convenient way than using the original drawing.Therefore, it is possible to reduce the cost of the multilayer wiring board and shorten the turnaround time.

第7図は1本発明によるパイ7ホールが形成された電子
回路パッケージの一例を示す、絶縁基板lに形成された
配線導体パターン21に、チンプ部品16および16の
リード[17がハンダ付け18によシ接続され、裏面の
配線パターン22とは導電ペースト6が充填されたバイ
アホールによって*続されている。導電ペースト6を注
入するスルーホールの径は、配線パターンgi、gaの
線1−よシ小であるから、高密度配線の妨げとならない
FIG. 7 shows an example of an electronic circuit package in which pi-7 holes are formed according to the present invention, in which a wiring conductor pattern 21 formed on an insulating substrate 1 is connected to chimp parts 16 and leads [17 are soldered to 18]. It is connected to the wiring pattern 22 on the back side through a via hole filled with conductive paste 6. Since the diameter of the through hole into which the conductive paste 6 is injected is smaller than the line 1 of the wiring patterns gi and ga, it does not interfere with high-density wiring.

以上のように1本発明によれば、上下配繊導体を貫通す
るスルーホールに導電ペーストを充填するのみでバイア
ホールが形成されるから、バイアホール形成が容易でロ
シ、従来のようにメッキを必要とせず公害も発生しない
。また1本発明のバイアホール形成は、配線パターンが
形成された後で行なうことが可能であるから、配線パタ
ーンの形成方法に制約を与えない、従って高密度多層配
線板をはコストで、しかも短かいターンアラウンドタイ
ムで実現することが可能となる。多品樵小皺生腫の製品
、パイロット製品等に通用すれば多大な利点を有する。
As described above, according to the present invention, a via hole is formed by simply filling a conductive paste into a through hole penetrating the upper and lower distributed conductors. No need for it and no pollution. In addition, the via hole formation of the present invention can be performed after the wiring pattern is formed, so there is no restriction on the method of forming the wiring pattern, and therefore, high-density multilayer wiring boards can be produced at low cost and in a short period of time. This can be achieved in a short turnaround time. It would have great advantages if it were used as a multi-product, a pilot product, etc.

【図面の簡単な説明】[Brief explanation of drawings]

gt図は従来のバイアホール形成方法の一例を示す各工
程の断面図、第2図は上記従来例によって形成されたバ
イアホールを示す#面図、第8図は本発明の一実施例に
おける導電ペースト注入1根を示す断面図、第4図は本
発明の方法を*緬するための装置の一例を示す斜視図、
#I5図は本発明の方法によって形成されたバイアホー
ルの一例を示す断面図、第6図は本発明を適用した多I
−配線基板製造工根の一例を示す断面図、第7図は本発
明によるバイアホールが形成された電子回路パッケージ
の一例を示す斜視図である。 図において、l・・・絶縁基板、2・・・導体層、8・
・・配線ランド部、4・・・スルーホール、5・・・導
電ペースト、6・・・ノズル、7・・・受皿、8,9・
・・移動台。 19・・・レジスト、21.22・・・配線導体パター
ン。 代理人 弁理士住田俊宗 第1図 2 第2Il 第3図 ら 第4図 第5[
gt diagram is a sectional view of each step showing an example of a conventional via hole forming method, FIG. 2 is a # side view showing a via hole formed by the above conventional example, and FIG. FIG. 4 is a cross-sectional view showing one paste injection; FIG. 4 is a perspective view showing an example of an apparatus for applying the method of the present invention;
#I5 is a sectional view showing an example of a via hole formed by the method of the present invention, and FIG. 6 is a cross-sectional view of a via hole formed by the method of the present invention.
- A sectional view showing an example of a wiring board manufacturing process; FIG. 7 is a perspective view showing an example of an electronic circuit package in which via holes are formed according to the present invention. In the figure, l: insulating substrate, 2: conductor layer, 8:
...Wiring land part, 4...Through hole, 5...Conductive paste, 6...Nozzle, 7...Saucer, 8,9...
・・Moving table. 19...Resist, 21.22... Wiring conductor pattern. Agent: Patent Attorney Toshimune Sumita Figure 1, Figure 2, Figure 3, Figure 4, Figure 5 [

Claims (2)

【特許請求の範囲】[Claims] (1)  絶縁基板の上面および下向に形成された電子
回路配#114体を相互に接続する位置において該上下
導体および絶縁基板を貫通するスルーホールを形1ff
lL、 #スルーホールに銀ペーストまたは銅ペースト
等の導電性ペーストを注入し、該導電性ペーストによっ
て上下導体間を電気的に接続すること′It%値とする
バイアホールの形成方法。
(1) A through hole penetrating the upper and lower conductors and the insulating substrate is formed in the shape of 1ff at a position where the electronic circuit wiring #114 formed on the upper surface and downward of the insulating substrate is connected to each other.
1L, # A method of forming a via hole by injecting a conductive paste such as silver paste or copper paste into a through hole and electrically connecting upper and lower conductors with the conductive paste to obtain an 'It% value.
(2)  特If!F請求の範囲第1項記載のバイアホ
ールの形成方法において、前記スルーホールに注入した
4鴫注ペーストを焼成することを特徴とするもの。
(2) Special If! F. The method for forming a via hole according to claim 1, characterized in that the four-powder paste injected into the through hole is fired.
JP340582A 1982-01-14 1982-01-14 Method of forming via hole Pending JPS58122798A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP340582A JPS58122798A (en) 1982-01-14 1982-01-14 Method of forming via hole

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP340582A JPS58122798A (en) 1982-01-14 1982-01-14 Method of forming via hole

Publications (1)

Publication Number Publication Date
JPS58122798A true JPS58122798A (en) 1983-07-21

Family

ID=11556469

Family Applications (1)

Application Number Title Priority Date Filing Date
JP340582A Pending JPS58122798A (en) 1982-01-14 1982-01-14 Method of forming via hole

Country Status (1)

Country Link
JP (1) JPS58122798A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01314404A (en) * 1988-06-14 1989-12-19 Tdk Corp Manufacture for electric resonator
US5746868A (en) * 1994-07-21 1998-05-05 Fujitsu Limited Method of manufacturing multilayer circuit substrate
JP2001248584A (en) * 2000-03-07 2001-09-14 Ebara Corp Canned motor pump

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01314404A (en) * 1988-06-14 1989-12-19 Tdk Corp Manufacture for electric resonator
US5746868A (en) * 1994-07-21 1998-05-05 Fujitsu Limited Method of manufacturing multilayer circuit substrate
US5976393A (en) * 1994-07-21 1999-11-02 Fujitsu Limited Method of manufacturing multilayer circuit substrate
JP2001248584A (en) * 2000-03-07 2001-09-14 Ebara Corp Canned motor pump

Similar Documents

Publication Publication Date Title
US20080314632A1 (en) Multilayered printed wiring board
US4985600A (en) Printed circuit board having an injection molded substrate
US6340841B2 (en) Build-up board package for semiconductor devices
TWM576370U (en) Circuit board structure
ATE86797T1 (en) METHOD OF SELF-ALIGNED MAKING CONTACTS BETWEEN TRACKS CONTAINED IN OVERLAYED WIRING LEVELS OF AN INTEGRATED CIRCUIT.
JPH02241078A (en) Printed-wiring board with shielding layer
JPH04151899A (en) Manufacture of electromagnetic wave shielded printed wiring boards
DE102005013270A1 (en) A circuit board for connecting an integrated circuit to a carrier and an IC-BGA package using the same
US3568312A (en) Method of making printed circuit boards
JPH02241077A (en) Printed-wiring board with shielding layer
JPS58122798A (en) Method of forming via hole
JPS5922393A (en) Printed circuit board and method of producing same
ATE90831T1 (en) METHOD OF MANUFACTURE OF METAL-CORE ELECTRICAL CIRCUIT BOARDS AND BASE MATERIAL THEREOF.
US4889962A (en) Circuit board with coaxial circuit and method therefor
GB1430640A (en) Printed circuits and their manufacture
JPS59132698A (en) Method of producing multilayer ceramic circuit board
ATE87396T1 (en) PROCESS FOR MANUFACTURING TRACKS IN CVD METAL.
JPS58115885A (en) Method of producing circuit board
JPH01243492A (en) Surface mounting multilayer printed wiring sheet
JPH0563941B2 (en)
JPS58165396A (en) Method of producing printed board
JPH09214090A (en) Printed wiring board and method for manufacturing the same
JPH033292A (en) Circuit board and image sensor using the same
JP4022994B2 (en) Printed wiring board and manufacturing method thereof
JPS6190496A (en) Manufacture of multilayer interconnection substrate