JPS58119270A - シエ−デイング補正装置 - Google Patents
シエ−デイング補正装置Info
- Publication number
- JPS58119270A JPS58119270A JP57002133A JP213382A JPS58119270A JP S58119270 A JPS58119270 A JP S58119270A JP 57002133 A JP57002133 A JP 57002133A JP 213382 A JP213382 A JP 213382A JP S58119270 A JPS58119270 A JP S58119270A
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- JP
- Japan
- Prior art keywords
- compensation
- signal
- circuit
- block
- shading
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は画像読取装置等において小容量のメモリを用い
てシェーディング補正を行なうことのできるシェーディ
ング補正装置に関するものである。
てシェーディング補正を行なうことのできるシェーディ
ング補正装置に関するものである。
一般に、この種の読取装置は、螢光灯などの光源と、単
数もしくは複数のレンズと、ＭＯＳあるいはＣ０Ｄ（チ
ャージ、カップルド、デバイス）等により構成されたイ
メージセンサとから形成されている。
数もしくは複数のレンズと、ＭＯＳあるいはＣ０Ｄ（チ
ャージ、カップルド、デバイス）等により構成されたイ
メージセンサとから形成されている。
この装置においてイメージセンサの出力は画像の一走査
線上で同一しさルとする必要がある。しかし光源、レン
ズ及び反射板等の光学系は周辺部で暗くなるシェーディ
ング特性を持っている。そのため従来方式においては、
イメージセンサの出力全同一レベルとするために、画像
とレンズとの間に光量調整用の遮蔽板を設置する等の方
法を用いることによって解決されている。しかしながら
、この遮蔽板の位置調整作業は微妙であり、高度の技術
を必要とすると共に調整に長時間を必要としていた。
線上で同一しさルとする必要がある。しかし光源、レン
ズ及び反射板等の光学系は周辺部で暗くなるシェーディ
ング特性を持っている。そのため従来方式においては、
イメージセンサの出力全同一レベルとするために、画像
とレンズとの間に光量調整用の遮蔽板を設置する等の方
法を用いることによって解決されている。しかしながら
、この遮蔽板の位置調整作業は微妙であり、高度の技術
を必要とすると共に調整に長時間を必要としていた。
このような欠点を除去するために、あらかじめ白レベル
に関する情報をメモリに記憶させておき、これを用いて
実際の両信号をシェーディング補正する方法も提案され
ている。
に関する情報をメモリに記憶させておき、これを用いて
実際の両信号をシェーディング補正する方法も提案され
ている。
第１図は上記補正方法を適用した従来のシェーディング
補正装置を示している。この装置において、送信原稿１
は紙ガイド板２ａ、２ｂと表面が白色の反射板３との間
を移動する。紙ガイド板２２Ｌ。
補正装置を示している。この装置において、送信原稿１
は紙ガイド板２ａ、２ｂと表面が白色の反射板３との間
を移動する。紙ガイド板２２Ｌ。
２ｂとの間隙に位置した送信原稿１の書画面を螢光灯４
が照明し、この照明によシ送信原稿１から生じる反射光
をレンズ６で集光してイメージセンサ６に入射させ、光
電変換を行う。
が照明し、この照明によシ送信原稿１から生じる反射光
をレンズ６で集光してイメージセンサ６に入射させ、光
電変換を行う。
ところで上述した送信原稿１の先端が読取位置ムに達す
る前に、イメージセンサ６を駆動して表面が白色の反射
板３を読み取って得たシェーディング補正信号を増幅器
７で増幅する。この増幅器子の出力であるシェーディン
グ補正信号はイメージセンサ６のビット毎にム／Ｄ変換
器８によってディジタル信号に変換される。この各ビッ
ト毎のディジタル信号をアドレスカウンタ１ｏと協働し
てＲＡＭ（ラムダム、アクセス、メモリー）９に送信動
作が終了するまで記憶させる。
る前に、イメージセンサ６を駆動して表面が白色の反射
板３を読み取って得たシェーディング補正信号を増幅器
７で増幅する。この増幅器子の出力であるシェーディン
グ補正信号はイメージセンサ６のビット毎にム／Ｄ変換
器８によってディジタル信号に変換される。この各ビッ
ト毎のディジタル信号をアドレスカウンタ１ｏと協働し
てＲＡＭ（ラムダム、アクセス、メモリー）９に送信動
作が終了するまで記憶させる。
次に実際に送信原稿１を読取走査することによって得ら
れた画信号を増幅器７で増幅した後に２値化回路１２で
２値化する場合において、ＲＡＭ９に記憶しているディ
ジタル化シェーディング補正信号を画信号のビットと対
応させて出力し、Ｄ／ム（ディジタル／アナログ）変換
器１１でこのディジタル化シェーディング補正信号をア
ナログ化して得た２値化回路１２のスライスレベル信号
を用いるので、シェーディング補正を考慮した２値化信
号が出力端子１３に得られる。なおム／Ｄ変換器ａ、
ＲＡ Ｍ ９．カウンタ１ｏおよびＤ／ム変換器により
シェーディング補正用処理回路Ｂが構成されている。
れた画信号を増幅器７で増幅した後に２値化回路１２で
２値化する場合において、ＲＡＭ９に記憶しているディ
ジタル化シェーディング補正信号を画信号のビットと対
応させて出力し、Ｄ／ム（ディジタル／アナログ）変換
器１１でこのディジタル化シェーディング補正信号をア
ナログ化して得た２値化回路１２のスライスレベル信号
を用いるので、シェーディング補正を考慮した２値化信
号が出力端子１３に得られる。なおム／Ｄ変換器ａ、
ＲＡ Ｍ ９．カウンタ１ｏおよびＤ／ム変換器により
シェーディング補正用処理回路Ｂが構成されている。
この装置では高精度に、しかも無調整でシェーディング
補正がなされる特徴があるが、シェーディング補正用処
理回路Ｂにおいて、ＲＡＭの容量等が大型化する欠点が
あった。
補正がなされる特徴があるが、シェーディング補正用処
理回路Ｂにおいて、ＲＡＭの容量等が大型化する欠点が
あった。
本発明は上記欠点に鑑みてなされたものであり、ＲＡＭ
の容量を小型化したシェーディング補正用処理回路を具
備したシェーディング補正装置を提供することを目的と
する。
の容量を小型化したシェーディング補正用処理回路を具
備したシェーディング補正装置を提供することを目的と
する。
本発明は具体的には一走査線幅を複数のブロックに分割
して、各ブロック毎にシェーディング補正値を決定し、
このシェーディング補正値を用いて各ブロックごとにシ
ェーディング補正を行うようにしたものである。
して、各ブロック毎にシェーディング補正値を決定し、
このシェーディング補正値を用いて各ブロックごとにシ
ェーディング補正を行うようにしたものである。
以下、本発明についてその実施例と共に説明する。第２
図は本考案の一実施例を示すもので、Ｃはシェーディン
グ補正用処理回路であり、第１図におけるＢに相当する
ものである。３４は第１図中の増幅器７に接続される入
力端子、３６は第１図中の２値化回路１２に接続される
出力端子である。２０はム／Ｄ変換器、２１は２進化信
号に変換するコード化回路、２２〜２４はそれぞれラッ
チである。２５．２６は比較器、２７は修正判定回路で
ある。２８は修正値作成回路、２９は切替回路である。
図は本考案の一実施例を示すもので、Ｃはシェーディン
グ補正用処理回路であり、第１図におけるＢに相当する
ものである。３４は第１図中の増幅器７に接続される入
力端子、３６は第１図中の２値化回路１２に接続される
出力端子である。２０はム／Ｄ変換器、２１は２進化信
号に変換するコード化回路、２２〜２４はそれぞれラッ
チである。２５．２６は比較器、２７は修正判定回路で
ある。２８は修正値作成回路、２９は切替回路である。
３ｏはラッチ２２〜２４にラッチパルスを供給するビッ
トカウンタ、３１はアドレスカウンタ、ｑ２はＲＡＭで
ある。３３はＤ／ム変換器である。
トカウンタ、３１はアドレスカウンタ、ｑ２はＲＡＭで
ある。３３はＤ／ム変換器である。
以上の構成を有するシェーディング補正用処理回路Ｃの
動作を第３図及び第４図を用いて以下に説明する。
動作を第３図及び第４図を用いて以下に説明する。
本実施例の動作は次の３つの動作を順次行うものである
。
。
（１） ブロック代表ビットの選択をし、代表補正値
を抽出する。
を抽出する。
（１１）前後ブロックの代表補正値と比較し、この代表
ブロックの代表補正値を修正するか否か、判定する。
ブロックの代表補正値を修正するか否か、判定する。
θ１１）修正を要する場合には、修正値を算出し、その
修正値をそのブロックの代表補正値として、ＲＡＭに記
憶する。
修正値をそのブロックの代表補正値として、ＲＡＭに記
憶する。
以下、上記した各動作過程ごとに説明する。
（１） ブロック代表ビットの選択をし、代表補正値
を抽出する動作の説明。
を抽出する動作の説明。
まず、主走査線に存在するビット数は予めわかっている
から、分割するブロック数と各ブロックのビット数Ｍを
決める。次に、各ブロックごとにそのブロックを代表さ
せるビットを、各ブロックの第ｍ番目のビットとし、そ
のビットの補正値を各ブロックの代表補正値とする。た
とえば第３図イに示すシェーディング補正信号が入力端
子３４から入力すると、これをム／Ｄ変換器２Ｑでディ
ジタル信号に変換する。このディジタル信号をコード化
回路２１で２進ディジタル信号にコード化する。一方、
ビットカウンタ３ｏは、シェーディング補正信号の各ビ
ットに周期したクロックパルス信号（図示せず）の計数
を行い、計数値が（ｍ＋Ｍｉ）［ｉは０以上の整数］と
同数になる度に第３図口に示すラッチパルス信号をラッ
チ２２〜２４に出力する。したがって、ラッチ２２〜２
４はラッチパルス信号が入力したときに、入力する信号
を記憶し、次のラッチパルス信号が入力するまでその記
憶内容を出力し続けるので、各ブロックの代表ビットの
シェーディング補正値を抽出することができる。
から、分割するブロック数と各ブロックのビット数Ｍを
決める。次に、各ブロックごとにそのブロックを代表さ
せるビットを、各ブロックの第ｍ番目のビットとし、そ
のビットの補正値を各ブロックの代表補正値とする。た
とえば第３図イに示すシェーディング補正信号が入力端
子３４から入力すると、これをム／Ｄ変換器２Ｑでディ
ジタル信号に変換する。このディジタル信号をコード化
回路２１で２進ディジタル信号にコード化する。一方、
ビットカウンタ３ｏは、シェーディング補正信号の各ビ
ットに周期したクロックパルス信号（図示せず）の計数
を行い、計数値が（ｍ＋Ｍｉ）［ｉは０以上の整数］と
同数になる度に第３図口に示すラッチパルス信号をラッ
チ２２〜２４に出力する。したがって、ラッチ２２〜２
４はラッチパルス信号が入力したときに、入力する信号
を記憶し、次のラッチパルス信号が入力するまでその記
憶内容を出力し続けるので、各ブロックの代表ビットの
シェーディング補正値を抽出することができる。
に＊） 前後ブロックの代表補正値と比較し、この代
表ブロックの代表補正値を修正するか否か、判定する動
作の説明。
表ブロックの代表補正値を修正するか否か、判定する動
作の説明。
第４図は第ｎ番目のブロック及びその前後のブロックと
、各ブロックの代表補正値レベルとの関係を示している
が、第４図口とｄは正常である。しかし、イメージセン
サのビットごとの特異なバラツキがあったり、反射板の
表面にゴミなどが付着している場合には、その関係図は
第４図す、ｃ、ｅ、ｆのようになる。これらの場合には
修正を要すると判定する。すなわちラッチ２３に諏ｎ番
目のブロックの代表補正値が記憶されているとすれば、
ラッチ２２には第ｎ十１査目のブロックの代表補正値が
、ラッチ２４には第ｎ−１番目のブロックの代表補正値
がそれぞれ記憶され、かつ出力されているので、比較器
２５はラッチ２２と２３の出力を、比較器２６はラッチ
２３と２４の出力をそれぞれ比較する。しだがって、修
正要否判定回路２７は比較器２５と２６の比較結果を基
＆Ｃ修正を要するか否かの判定を行うことができる。な
お、判定回路２７の判定結果は切換回路２９に知らされ
る。
、各ブロックの代表補正値レベルとの関係を示している
が、第４図口とｄは正常である。しかし、イメージセン
サのビットごとの特異なバラツキがあったり、反射板の
表面にゴミなどが付着している場合には、その関係図は
第４図す、ｃ、ｅ、ｆのようになる。これらの場合には
修正を要すると判定する。すなわちラッチ２３に諏ｎ番
目のブロックの代表補正値が記憶されているとすれば、
ラッチ２２には第ｎ十１査目のブロックの代表補正値が
、ラッチ２４には第ｎ−１番目のブロックの代表補正値
がそれぞれ記憶され、かつ出力されているので、比較器
２５はラッチ２２と２３の出力を、比較器２６はラッチ
２３と２４の出力をそれぞれ比較する。しだがって、修
正要否判定回路２７は比較器２５と２６の比較結果を基
＆Ｃ修正を要するか否かの判定を行うことができる。な
お、判定回路２７の判定結果は切換回路２９に知らされ
る。
０１１）修正を要する場合には、修正値を算出し、その
修正値をそのブロックの代表補正値として、ＲＡＭに記
憶する動作の説明。
修正値をそのブロックの代表補正値として、ＲＡＭに記
憶する動作の説明。
ラッチ２２と２４の出力は修正値作成回路２８にも入力
されている。すなわち、修正値作成回路２８はｎ−１番
目のブロックの代表補正値とｎ＋１番目のブロックの代
表補正値の中間の値を修正値として切換回路２９に出力
している。第４図す、 ｃ、 ｅ、 ｆのＸ印は
修正値を示している。一方、ｎ番目のブロックの代表補
正値を示すラッチ２３の出力は切換回路２９にも入力さ
れている。そして切換回路２９は判定回路２７の出力信
号に従って、修正を要する場合には修正値作成回路２Ｂ
の出力を、修正を要しない場合には、ラッチ２３の出力
を、それぞれ切換または選択して、ＲＡＭ３２に対して
出力する。ＲＡＭ３２はアドレスカウンタ３１が示す所
定の番地に切換回路２９の出力を記憶する。
されている。すなわち、修正値作成回路２８はｎ−１番
目のブロックの代表補正値とｎ＋１番目のブロックの代
表補正値の中間の値を修正値として切換回路２９に出力
している。第４図す、 ｃ、 ｅ、 ｆのＸ印は
修正値を示している。一方、ｎ番目のブロックの代表補
正値を示すラッチ２３の出力は切換回路２９にも入力さ
れている。そして切換回路２９は判定回路２７の出力信
号に従って、修正を要する場合には修正値作成回路２Ｂ
の出力を、修正を要しない場合には、ラッチ２３の出力
を、それぞれ切換または選択して、ＲＡＭ３２に対して
出力する。ＲＡＭ３２はアドレスカウンタ３１が示す所
定の番地に切換回路２９の出力を記憶する。
なおアドレスカウンタ３１はブロックごとに出力を変え
るものである。そして、実際の画信号６してシェーディ
ング補正を行う場合には、画信号のビットに対応するブ
ロックの代表補正値をＲＡＭ３２から出力し、この出力
をＤ／ム変換回路３３でスライスレベルを考慮したアナ
ログ信号に変換する。したがって、このアナログ信号を
２値化回路のスライスレベルとして画信号を２値化する
ので、画信号に対してシェーディング補正がなされるこ
とになる。
るものである。そして、実際の画信号６してシェーディ
ング補正を行う場合には、画信号のビットに対応するブ
ロックの代表補正値をＲＡＭ３２から出力し、この出力
をＤ／ム変換回路３３でスライスレベルを考慮したアナ
ログ信号に変換する。したがって、このアナログ信号を
２値化回路のスライスレベルとして画信号を２値化する
ので、画信号に対してシェーディング補正がなされるこ
とになる。
以上の説明から明らかなように、本発明によれば、読取
領域を複数のブロックに分割して白レベルに関する情報
を各ブロックごとに代表補正値を抽出し、少なくとも連
続する３個のブロックの代表補正値を比較して代表補正
値の修正の要否を判定する手段と、代表補正値または修
正値を記憶させる手段とを設け、ブロックごとに画信号
をシェーディング補正するので、シェーディング補正の
精度を犬きく落すことなく、記憶手段の容量を小さくで
き、効率的かつ経障的なシェーディング補正装置を実現
できる。
領域を複数のブロックに分割して白レベルに関する情報
を各ブロックごとに代表補正値を抽出し、少なくとも連
続する３個のブロックの代表補正値を比較して代表補正
値の修正の要否を判定する手段と、代表補正値または修
正値を記憶させる手段とを設け、ブロックごとに画信号
をシェーディング補正するので、シェーディング補正の
精度を犬きく落すことなく、記憶手段の容量を小さくで
き、効率的かつ経障的なシェーディング補正装置を実現
できる。
第１図は従来のシェーディング補正装置を用いた画像読
取装置のブロック図、第２図は本発明の一実施例による
シェーディング補正装置の要部のブロック図、第３図は
同タイミングチャート、第４図は同動作説明図である。 ２１・・・・・・コード化回路、２２〜２４・・・・・
・ラッチ、２５〜２６・・・・・・比較器、２７・・・
・・・判定回路、２８・・・・・・修正値作成回路、２
９・・・・・・切換回路、３２・・・・・・ＦＴＡＭ。
取装置のブロック図、第２図は本発明の一実施例による
シェーディング補正装置の要部のブロック図、第３図は
同タイミングチャート、第４図は同動作説明図である。 ２１・・・・・・コード化回路、２２〜２４・・・・・
・ラッチ、２５〜２６・・・・・・比較器、２７・・・
・・・判定回路、２８・・・・・・修正値作成回路、２
９・・・・・・切換回路、３２・・・・・・ＦＴＡＭ。
Claims (1)
- 読取領域を複数のブロックに分割して各ブロックごとに
白レベルに関する情報の代表値を抽出する手段と、少な
くとも連続する３個のブロックの前記代表値を比較して
前記代表値の修正の要否を判定する手段と、前記代表値
の修正値を作成する手段と、前記代表値または前記修正
値を記憶する手段とを具備し、上記各ブロックごとに画
信号のシェーディング補正を行うことを特徴とするシェ
ーディング補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57002133A JPS58119270A (ja) | 1982-01-08 | 1982-01-08 | シエ−デイング補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57002133A JPS58119270A (ja) | 1982-01-08 | 1982-01-08 | シエ−デイング補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58119270A true JPS58119270A (ja) | 1983-07-15 |
Family
ID=11520832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57002133A Pending JPS58119270A (ja) | 1982-01-08 | 1982-01-08 | シエ−デイング補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58119270A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230570A (ja) * | 1985-04-05 | 1986-10-14 | Ricoh Co Ltd | 画像読取装置 |
| JPS6384265A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | シエ−デイング補正装置 |
| US5757515A (en) * | 1994-08-19 | 1998-05-26 | Canon Kabushiki Kaisha | Image processing method and apparatus |
-
1982
- 1982-01-08 JP JP57002133A patent/JPS58119270A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230570A (ja) * | 1985-04-05 | 1986-10-14 | Ricoh Co Ltd | 画像読取装置 |
| JPS6384265A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | シエ−デイング補正装置 |
| US5757515A (en) * | 1994-08-19 | 1998-05-26 | Canon Kabushiki Kaisha | Image processing method and apparatus |
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