JPS58109898U

JPS58109898U - P-ROM writer

Info

Publication number: JPS58109898U
Application number: JP584382U
Authority: JP
Inventors: 英司馬場; 柏木　治久
Original assignee: 日本電気株式会社
Priority date: 1982-01-20
Filing date: 1982-01-20
Publication date: 1983-07-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

[Brief explanation of the drawing]

第１図は従来のＰ−ＲＯＭライタの一例のブロック図、
第２図は第１図に示すＰ−ＲＯＭライタのＰ−ＲＯＭデ
ータの読出しサイクルのタイミングチャート、第３図は
本考案の一実施例のブロック図、第４図は第３図に示し
た一実施例のＰ−ＲＯＭデータの読出しサイクルのタイ
ミングチャートである。１・・・・・・データバス、２・・・・・・アドレス情
報、３・・・・・・データ情報、４・・・・・・ラッチ
回路、５・・・・・・ラッチ回路、６・・・・・・バッ
ファ回路、７・・・・・・制御論理回路、８・・・・・
・Ｐ−ＲＯＭ、９・・・・・・アドレス情報出力イネー
ブル信号、１０・・・・・・データ情報ラッチイネーブ
ル信号、１１・・・・・・アトにス情報ラッチイネーブ
ル信号、１２・・・・・・データ情報出力イネーブル信
号、１３・・・・・・Ｐ−ＲＯＭデータ出力イネーブル
信号、１４・・・・・・Ｐ−ＲＯＭチップイネーブル信
号、１５・・・・・・Ｖｐｐ、　　１６・・・・・・ア
ドレスバス、１７・・・・・・バッファ、１８・・・・
・・制御論理回路、１９・・・・・・アドレス・データ
情報出力イネーブル信号、２０・・・・・・アドレス情
報出力イネーブル信号、２１・・・・・・インストラク
ション・サイクル、２２・・・・・・アドレス・セット
・サイクル、２３・・・・・・チップイネーブル・セッ
ト・サイクル、２４・・・・・・データ読出しサイクル
、２５・・・・・・チップイネーブル・クリア・サイク
ル、２６・・・・・・アドレス・クリア・サイクル、２
７・・・・・・アドレス情報、３１・・・・・・インス
トラクション・サイクル、３２・・・・・・ラッチ出力
禁止サイクル、３３・・・・・・バッファ回路出力許可
サイクル、３４・・・・・・データ読出しサイクル、３
５・・・・・・バッファ回路出力禁止サイクル、３６・
・・・・・有効アドレス情報。Figure 1 is a block diagram of an example of a conventional P-ROM writer.
FIG. 2 is a timing chart of the P-ROM data read cycle of the P-ROM writer shown in FIG. 1, FIG. 3 is a block diagram of an embodiment of the present invention, and FIG. 3 is a timing chart of a read cycle of P-ROM data in an embodiment. 1... Data bus, 2... Address information, 3... Data information, 4... Latch circuit, 5... Latch circuit, 6... Buffer circuit, 7... Control logic circuit, 8...
・P-ROM, 9...address information output enable signal, 10...data information latch enable signal, 11...at information latch enable signal, 12... ...Data information output enable signal, 13...P-ROM data output enable signal, 14...P-ROM chip enable signal, 15...Vpp, 16... ...Address bus, 17...Buffer, 18...
...Control logic circuit, 19...Address/data information output enable signal, 20...Address information output enable signal, 21...Instruction cycle, 22... ... Address set cycle, 23... Chip enable set cycle, 24... Data read cycle, 25... Chip enable clear cycle, 26... ...address clear cycle, 2
7...address information, 31...instruction cycle, 32...latch output disable cycle, 33...buffer circuit output enable cycle, 34... ...Data read cycle, 3
5...Buffer circuit output inhibition cycle, 36.
...Valid address information.

Claims

[Scope of utility model registration request]

A buffer circuit that directly sends address information to the P-ROM, a buffer circuit that outputs data from the P-ROM directly to the data bus, and a control logic circuit that controls the output enable signals of the two buffer circuits. A P-ROM writer comprising: