JPS58108080A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 との発明は、データのブロックインターリーグ又はディ
ンターリーグを行う時のメモリアドレス回路に関するも
のである。

ｆ’（、Ｍ録音機やＰＣＭオーディオディスクには、尚
品賛な再生音を得るために、ｆＡり訂正符号が用いられ
る。一般的にアナログ信号をサンプリングして得た標本
化信号ワード列を複数ワードのグロックに区切、す、各
ブロックに誤り訂正ワードを付加して１つの誤り訂正グ
ロックを構成し、伝送路上で誤ったワードに対し、再生
時に訂正が行われる。しかし誤り訂正符号には限界があ
り、伝送路上でバースト誤りが生じて、１つの誤り訂正
グロック内のほとんどのワードが哄った時には訂正不ｉ
＝ｆ能となる。従来バーストエラ一対策として、記録時
に、訂正１０ツク内の各ワードを分散させるインターリ
ーグを行って記録媒体上で各ワード分ある間隔をおいて
記録し、再生時には、もとの配列にもどすディンターリ
ーグを行って誤り訂正が行われる。

第１図は、インターリーグ、ディンターリーグを示すブ
ロック図である。第１図において、　（１０１）は標本
化信号ワードに誤り訂正符号を付加したり。

からＤ７の８ワードからなる＠ｎ番目（ｎＦｉ贅ａ）の
誤り訂正ブロックを示し、（１０２）は１グロツク内の
各ワードの遅延量を示し、ｄは整数を示す。（１０３）
はインターリーグ後の１伝送グロツクのワ−ド構成を示
しており、各ワードは異なった誤り訂正１０ツクのワー
ドで構成され記録媒体に記録される。（１０４）　Ｌｌ
ｉディンターリーグの遅延ｔｔｌ−示し、（１０５）は
ディンターリーグ後の１訂正グロツクの゛構成を示し、
Ｄｏ〜Ｄ７けｎ−ｙｄ番目の誤り１工正グロツクのワー
ドとなりインターリーグ前の組み合わせにもどった事を
示している。以上の！５！明のインターリーグ、ディン
ターリーグを用いると、伝送路上でバーストｘりが生じ
（１０３）に示すグロックの８ワードが誤まったとしで
も、ディンターリーグを行う事で誤ったワードが分散さ
れ、’（１０５）に示すグロックで１ｊＤ７，７−ｄの
みの誤りとなり訂正が可能となる。

このインターリーグ、ディンターリーグの遅延を実現す
るためには、ワードをメモリに一担貯わえて、所望のワ
ードを読み出す方法が行われているり以下第１図におけ
るｄ＝１６の場合のディンターリーグを行う時のメモリ
アドレス制御ヲ例に説明する。

第２図は、従来のメモリアドレス制御回路を示してお１
１＋、（１）ｌ／″ｉ３ビット出力を有するカクンター
（２）の入力端子に人力され、ｌ伝送ブロック（１０３
）内の８ワードのアドレスを決める誓さ込みサンプルク
ロック（以＠ＷＭＣＫという）を示し、（３）はカクン
ター（４）の人力とカクンター（２）のリセット端子に
人力される督き込みグロック変更クロック（以１ＷＢｃ
Ｋという）を示し、上記カクンタ（２）、（４）の出力
によりメモリの督き込みアドレスを決定しており、カク
ンタ（２）の出力−下位３ビ、ツトアドレス、カクンタ
（４）の出力はメモリの上位アドレスを指定するもので
夫々−ｔ＝し７’クー（５）の一方の人力に人力される
。■）はセレクト信号を示している。（６）は３ビツト
出力を有ｊるカクンタ（７）とカクンター（１１）にへ
カされる１訂正グロツク（１０５）内の８ワードに対応
した読み出しサンプルクロック（以ｄｆｔｓｃＫ）　ｉ
示し、（８）はカクンター（９）の人力とカクンター（
７）のリセット端子に人力される読み出しグロック変更
クロック似後ＲＢＣＫ）　テ、訂正グロックが進むと共
に１タロツク出力される。（１ωはカクンター（９）の
キャリー出方を人力とし、カクンター（１１）のパラレ
ル人力に出方ナルカクンクーを示し、（２）はカクンタ
ー（１１）に人力されるロードクロックを示し、上記カ
クンター（７）、（９）、（１１）によりメモリのｄみ
出しアドレスを決定しており、カクンタ（ηの出力はア
ドレスの下位３ピット分指定し、カクンター（９）、（
１１）の出力は上位アドレスを指定するもので、夫々セ
レクタ−（５）の他方の人力に人力されセレクター（５
）で沓き込みアドレスとｄみ出しアドレスを選択して、
メモジアド２１１５号（１４）としてメモリに加えられ
る。（１３）はカタンク（９）、（ＩＪ）の出力を人力
とし、読み出し上位カタンク値（カクンタ（９入（１１
Ｊ）で決まる値）が０の時、カクンター期 （４）を７ｄ　Ｋ設定する出力を発生させる初飴設定回
路を示している。

第３図は書き込みアドレス系のタイムチャートを示し、
第４図は読み出しアドレス系のタイムチャートを示し、
第５図はワードの１ピット当りのメモリマツプを示して
おり、第５図において横軸に下位３ビツトアドレス値、
縦軸に上位アドレス値をとり、この縦軸、横軸によりア
ドレスが決定、されている。又第５図中丸部は読み出し
データを示し、三角印！ｉ誓き込みデータを示す。

まず書き込みアドレス回路の動作を第２図、第３図、第
５図を用いて説明する。１伝送グローク（１）３）中の
８ワードは上位アドレスを一定にして、下位アドレスを
０から７まで涙化させて書き込み、次のグロック１−４
　ＷＢＣｔ（３）により上位アドレスを１ａめて書き込
まれる。第３図は第１図中（ＩＬ）３）に示す伝送グロ
ンを書き込む時のタイムチャートである。

ＷＢＣＫ（３）により時刻ｔｌにカクンタ（２）　Ｆｉ
ミリセットれ、カクンター（２）の出力（２ａ）は０に
なると共に、カクンター（４）の出力（４ａ）Ｉ／１７
ｄ−１から７ｄＫ変化する。

時刻ｔ２には、ｉ！／８ＣＱ］）により、カクンタ（２
）けｌアップされ１となる。先頭のデークＤｏ、ｎｔｉ
時刻ｔ１とｔ２の間にアドレス（７ｄ、０）（（ｍ％ｎ
）はｎけ上位アドレス１直、！ｌｉｔ”位３ビットアド
レス値を示す）に書き込み、次のデータＤｓ　、ｎ−ｄ
　Ｉｄ　（７ｄ、　１）　Ｋ誓き込む。以下順次下位ア
ドレスを１アンプしてデータを書き込む事により、時刻
ｔ３には（１０３）に示す８ワードの書き込みが終了し
ており、ＷＢＣＫ（３）によりカクンタ（４）が１アツ
プされ、上位アドレスが７ｄ＋１となり次のブロックデ
ータが書き込まれる。

次に読み出し系のアドレス回゛路の前作を、第２図、′
＠４図、！５図を用いて説明する。

第４図において時刻ｔｌｌ／（ＲＢＣｌＣにより、カク
ン系より７（ｌｊｌれるよう設定されているため絖み出
し上位カウンター値（４１）は０となる。時刻ｔ４には
ロードクロック（１２）によりカウンタ（１１）に０が
ロードされ、アドレス（／′ｉ（０，０）となり、この
時のメモリ出力Ｖｉ第５図より、Ｄｏ、ｎに対し７ｄグ
ロツク前のデータであるＤｏ、ｎ−７ｄが出力される。

次に時刻ｔｓｌｃｌｉ　ＲＢＣＫ　（１２）によりカウ
ンタ（７）の出力（７ａ）ｉｔｌとなると共にカウンタ
（１１）が１アンプ、すなわち読み出し上位アドレス値
（４２）がｄアップとなり、メモリアドレスＶｉ（（１
，１）となりＤＩ　、　ｎ　−６−ｂ（１＝ＤＩ、ｎ−
７（Ｌがメモリから出力される。以下１＠次、カウンタ
（７）とカウンター（１１）　ｆｒ１アップして読み出
す事により（１０５）に示す第ｎ−７ａ番目の訂正ブロ
ックのワード配列を得る事ができる。以上の前作を蒼き
込み系と読み出し系の同期をとりかつＤＩのデータは誓
き込んでから読み出すようクロックの位相を合わせてメ
モリを巡回する事により、連続してディンターリーグを
行う事ができる。上記の例で（１０３）Ｋ示すブロック
のデータを上位アドレス値７ｄＫ＃Ｏ込んだ後、次のブ
ロックのデータを上位アドレス値が００番地に誓き込み
、読み出しは、（７ｄ、７）のデータＤ７、ｎ−７ｅＬ
を読んだ後、ｇの訂正ブロックの先頭のデータＤｇ　、
ｎ−７ｄ＋ｌｉアドレス（１，０）から読み始める事に
より、ワードの１ピット当り、８Ｘ（７ｄ＋１）ビット
のメモリを巡回してディンターリーグを行う事ができる
。

従来のアドレス回路は以上のように構成されていたので
、回路構成が簡単であるが、ディンターリーグに必１ｊ
！なメモリｔは、ワードの１ピット当り２８（ｌである
のに対し８Ｘ（７（１＋１　）ビット使用するためメモ
リ容量が大きくなる欠点があった。

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、サンプル対応のアドレスを、途中
折り返すと共に、上位アドレスをも貢化させる事により
、従来のメモ１ｆ容菫の約半分で、ディンターリ−１を
行う事ができるアドレス回路を提供する事を目的として
いる。

以下この発明のメモリ回路の一実施例を図について説明
する。第６図において、（２１）はＷＳＣＫ（１）と制
御回路（２４）の出力（２４ａ）　、　（２４１））を
人力とし、２つの出力（２１ａ）　、（２１ｂ）を有す
るダート回路をボし、（２２）Ｆｉ２ビット出力を有す
るアツプダクンカウンターで、ゲート回路（２］）の１
万の出力（２１＆）をアップ入力端子に、他方の出力（
２１１））をダウン入力端子に接続され、リセット端子
Ｋ　Ｖｉ＃に３ＣＫ（３）が人力される。（２４）　ｌ
ｌ１ＷＢＣＫ　（１）とカウンター（２２）の出力とＷ
ＢＣＫ（３）％人力され、２つの出力（２４ａＸ２４１
））をもつ制御回路を示し、出力（２１ａＸ２１１））
によりゲート回路（２１）の出力と城Ｓ器（路）の減算
数を制御している。

（２３）　ｕ　ＷＢＣＫ　（３）を人力とし、初期設定
回路（１３）の出力でプリセットされる、４ビツト出力
を有するカウンターを示しく２５）　Ｆｉカクンター（
２３）のキャリー出力を人力とし、初期設定回路（１３
）の出力でプリセットされるカウンターを示し、（２６
）はアップ入力端子にゲート回路（２１）の出力（２１
１））が接続されパラレルロード人力に、力゛クンター
（２５）の出力が接続され誓き込みロードクロック（以
ｔ！ｋＶｔＬＤＣＫ）（２７）によりカウンター（２５
）の出力がロードされるカウンターを示しく２８）　Ｆ
ｉ制−回路（２４）の出力（２４ａ）が１の時０．００
時４ｄ＋１をカウンター（２６）の出力から減算する減
算器忙示し、カウンター（２）の出力とカウンター（４
）の出力とｖｔｃｎ器（２８）の出力はセレクターに人
力されカウンター（２２）によりメモリの下位２ピツト
アドレスが指定され、カウンター（２３）と減算器Ｃ２
８’）により上位アドレスが指定される。以上書き込み
アドレス回路の構成である。　　−次にｄみ出しアドレ
ス回路の構成を説明する。

（３１）は１ｔｓｃｘ（６）と制御回路（３３）の出力
（３３ａＸ３３１））を人力とし、２つの出力（３１ａ
Ｘ３１　ｋ＋）を有するダート回路を示し、（３２）　
ｔｆ　２ピツト出力を有するアップタリン′カクンター
で、ダート回路（３１）の１方の出力（３１墨）をアッ
プ入力端子に、他方の出力（３１ｂ）をダウン入力端子
に接続され、リセット端子には、ＲＢＣＫ　（７）が人
力される。（３３）はＲＥＩＣＫ（５）とカクンク−（
３２）の出力とｒｔＢｃＫ（７）が人力され、２つの出
力（３３ＬＸ３３ｂ）をもつ制御回路を示し、出力（３
３１Ｌ）（３３ｂ）によりゲート回路（３１）の出力と
減算器（３４）の減算数を制御している。（３４）は制
御回路（３３）の出力（３３ａ）が１の時０．００時３
ｄ＋１をカクンター（１１）の出力から減算する減算器
を示し、カクンター（３２）　ノ出力によりメモリアド
レスの下位２ビツト金セレクター（５）を介して指定し
、カクンター（９）と減算器（３４）の出力によりメモ
リアドレスの上位がヤレクタ−（５）を介して指定する
。

第７図は第６図のゲート回路（２１）と制御回路（２４
）の−拠施例で、（２０１）はカクンター（２２）の出
力（２２！Ｌ）を人力とじ３を噴出すると０を出力する
ナントゲートを示し、（２０２）はナントゲート（加１
）の出力（２ｔ）ＩＩＬ）とＷｅ（４（１）を人力とす
るオアゲートを示し、　（２０３）はタロツク入力端子
にオアゲート（２０２）の出力（２０２りが人力され、
リセット端子に、ＷＢＣＩＣ（３）が人力され、Ｄ入力
端子は電源に接続され九Ｄ−７リツプ７０ツブ（以後Ｄ
　Ｂ’　Ｆ　）を示し、（２ｉＪ４）はナントゲート出
力（２０１ａ）とＤ　？　？　（２０３）の反転出力（
２４ａ）を人力とするナントゲートを示しナントゲート
（２０４）の出力（２４ｂ）とＤ　Ｆ　Ｆ（２１Ｊ３）
の反転出力（２４ａ）が制御回路の２出力となっている
。ゲート回路は（２１）は、ＷＳＧＫ（］）とゲート出
力（２４ｂ）を人力とするオアグー）　（２０５）　（
！：　ＷＳ　ＣＫ　（１ンとＤＦＦ’ＦＦ用力（２４１
Ｌ）を人力とするオアゲート（２Ｌ）６）の２ゲートで
構成され一夫々（２１ａ）（２１ｍ））　　なる出力（
ａ号金出している。

次に前作を図を用いて説明する。＠８図は、第７図の制
御回路とゲート回路のタイムチャートを示している。時
刻ｔ１にＷＢＣＫ（１）が０になる事によりカクンタ（
２２）とＤ　Ｆ　Ｆ（２０３）けリセットされ、ナンド
グー）　（２０１）の出力（′２ｏｌ＆）とＤＢ’ｌｌ
’反払出力（２４ａ）は共に１となるからオアゲート（
加４）出力（２４１））は０となり、以後、ＷＳＣＫ（
１）はゲート（２０５）を介し。

て墓１ンク（２２）のアンプ人力に人力される。時刻ｔ
６には、オアゲート（加４）の出力（２１＆）の立ち上
がりでカクンタ（２２）の＋ａ（２２ａ）は３となりナ
ントゲート（２（Ｊｌ）の出力（２０１ａ）は０となり
、時刻ｔ７で、オアグー　）　（２０２）の出力（２０
２ａ）　ＫよりＤ　Ｂ′Ｆ（２０３）の反転出力Ｖｉｌ
から０に変化するため、制御回路の１万の出力（２４ｔ
））は時刻’Ｃ２から次のＷＢＣＫ　（１）の変化があ
る時刻ｔ４のｍｌとなり、他方の出力（２４ａ）Ｖｉ時
刻ｔ７から時刻ｔ３の闇０となる。以上より、ゲート回
路の１方の出力（２１１Ｌ）＃−ｔ、時刻ｔｌから時刻
ｔ６の闇に人力されたＷＢＣＫ（３）を出力し、他方の
出力（２１ｋ））は時刻ｔ７から時刻ｔ３の闇に人力さ
れたＷＢＣＫを出力するのでカタンクー（２２）の出力
（２２ａ）！／′ｉ０から３までアップし、値３を２グ
ロツク間維持したｆ！０までダウンする動作をくり返す
。ゲート回路（３１）と制御回路（３３）も上記ダート
回路（２１）、制御回路（２４）と同一構成のものであ
る。

第９図＃″を第６図の督き込み系アドレス回路を説明す
るためのタイムチャートを示し、第１１図はメモリマツ
プを示しており、第１１図中、横軸に下位２ピツドアＦ
レス、たて軸に゛上位アドレス會対応させてあり、丸印
Ｉ／′ｉ絖み出しデータ、三角印は書き込みデータを示
している。

第９図において、時刻ｔｌにＷＢＣＫ（３）が０となり
カクンク（２２）の出力（２２ａ）け０となると共に上
載カクンター値（５０）　（カクンター（２３）とカク
ンター（２５）で構成されるカクンターの１直）が１ア
ツプし、７ａ＋１となる。時刻ｔ８にＷＩＪＤＣＫ（２
７）によりカクンター（２６）にカクンタ（２５）の１
直かロードされ、この時減算器（２８）の減数は０のた
め、上位アドレス（６０）　ｒｉ７（Ｌ＋１となり、ア
トＬ／　７．１／１（７ｄ＋１．０）　　となる。時刻
ｔ２には、ＷＢＣＫ（１）の立上がりでカクンタ（２２
）はｌとなる。最初のデータＤＯｓｎｋ時刻ｔ８と＋２
の間でアドレス（７ｄ＋１　、　Ｏ）に誓き込む。順次
力クンク−（２２）をアップしてデータｔ−１ｉｉＦき
込み、時刻ｔ７からは制御回路出力（２４ａ）け０とな
り減算数は４（１＋１となるため、アドレス（８０）は
（３４，３）に変化し、このアドレスにＤ４．ｎ　＝４
ｃｉ　　を書き込む５時刻ｔｅカラＨケーｔ−回路（２
１）＋７）出力（２１ｂ）よりｌＮ５ＣＫ（１）がカク
ンター（２２）のダウン人力とカクンタ（２６）のダウ
ン人力に供給されるため、！ＭＳＧＫがＯから１に変化
すると下位アドレスが１ダクンすると共に、カクンタ（
２６）が１ダクン、すなわち上位アドレスがｄダウンす
る。Ｄｓ、ｎ−５＋１を（２ｄ、２）に、Ｄ６、ｎ−６
ｄｔ−（ｄ、１）にＤ？　、ｎ−７ｄｆ：（Ｑ、０）に
書き込んで１グロツクの誓き込みが終了し、　ｔＳＳ以
上同様に、上位カランター１直（５０）を１アンプして
次のブロックの誓き込みが行われる。

第１０図は読み出し系アドレス回路のタイムチャートを
示している。時刻ｔ１にＲＢＣＫ（８）が０となりカク
ンク（３２）の出力（３２ａ）ＶｉＯとパなると共に上
位読み出しカクンターｆ［（７０）　（カクンター（９
）とカクンター（１０）で構成されるカクンクーのｆ直
）が１アンプし、０から１に貧化する。これは、初期設
定回路（１３）で、上位読み出しカクンターｊｌｉ　（
７０）が００時、書き込み系の上位カクンター値が７４
に！Ｓｔ定され、さらにＷＢＣＫ　（勢とＲＢＣＫ（８
）が同一周波数であるため、書き込み上位カクンター値
（５０）が７ｄ＋１の時読み出し上位カクンクー値（７
０）は１となる。

時刻ｔ４では、ロードクロンク（１２）によりカクンタ
−（１１）に０がロードされ、上位アドレスは（１，０
）となる。第１１図より（１，０）のデータは（７ｄ＋
１．１）のＤｏ　、　ｎ　より７ａｌＩＪのグロックの
データであるので、メモリからＤｏ％ｎ−７ｄなるデー
タが出力される。

時刻ｔｓＫは、ゲート回路（３１）の出力（３１ａ）に
より、カクンター（３２）は１となると共に、カクンタ
ー（１１）は１アツプし、アドレスは（ｄ＋１　、１　
）となり、Ｄｌ、　ｎ−ｄ−５ｄ＝Ｄｔ、ｎ−７ｄがメ
モリから出力される。

この動作がｆ）３．ｎ−７ｄを出力するまでくり、返さ
れ、時刻ｔｌｏ以降は制御回路（３３）の出力（３３ａ
）により減算器（３４）の減数が３ｄ＋１となるためア
ドレスは（０，３）となり、Ｄ４、ｎ−７ｄがメモリか
ら出力され、時刻ｔ５には、カクンター（３２）のみが
１ダクンしアドレスは（０，２）となりメモリよりｉ）
ｓ、ｎ−７ｄが出力され以下、カクンク（３２）の値の
みダクンさせてＤ６、ｎ−７ｄ、Ｄ７　、ｎ−７ｄを読
み出し時刻ｔ！ｚｆｌ（は第ｎ−７ｄ番目の誤り訂正グ
ロックの８ワードの読み出しが完了する。

８１２図はセレクト信号（８２）によりセレクターで読
み出しアドレス（８］）と誓き込みアドレス（８０）　
を選択してメモリアドレス（１４）としてメモリに加え
られるタイムチャートを示している。セレクト信’＋　
（８２）が＃１“の時書き込みアドレスがメモリアドレ
ス（１４）となり、セレクト信号（８２）が＃０＃の時
、読み出しアドレス（８１）がメモリアドレス（１４）
となってメモリに加えられる。このように、　ＷＢＣＫ
（３）とＲＢＣＫ（８）が四−周期で、１１０ツク内に
時分割でメモリの書き込み、読み出しを行い、ブロック
変更すると共に上位カクンター値を１更進してメモリア
ドレスを巡回させる事により、連続的に）を０からスタ
ートさせたが、７からスタートさせる場合は、アップ人
力とグクン人力を入れ候えかつ劃−回路で３を検出して
いるナントゲートを０を検出するオアゲートに変える事
により、ディンターリーグを行う事ができる。マインタ
ーリーグの場合は、カタンクー（２６）をアンプカクン
ターにおき換え、カクンター（１１）をダクンカクンタ
ーに置換え、初期設定を０とし、減算器（２８）の減算
数ｔ−１５４＋１　、減算器（３４）の減算数を１６（
Ｌとする事で実現できる。

以上のように、この発明によれば、従来に比べ、弱かん
回路規模が大きくなるがワードの１ピット当り４−（７
ｄ＋１）ビットと従来の約半分のメモリ容重で、ディン
ターリーグを行う事ができるので、装置が安価にできる
。時に信号処理部をＩＩ、８Ｉ化し、メモリを外付けす
るような構成の場合Ｆｉ幼釆犬である。

【図面の簡単な説明】

第１図はインターリーグ、ディンターリーグを示すグロ
ック図、第２図は従来のメモリアドレス回路を示す図、
第３図は従来のメモリアドレス回路の書き込み系アドレ
ス回ｖｌＩｔ−説明する友めのタイムチャート、第４図
は従来のメモリアドレス回路の読み出し系アドレス回路
を説明するためのタイムチャート、第５図は従来のメモ
リアドレス回路のメモリマツプ、第６図はこの発明の一
実施例を示すメモリアドレス回路図、第７図は第６凶の
ゲート回路、及び制御回路の一実施例を示す図、第８図
は第７図ｔ−説明するためのタイムチャート、第９図は
第６凶の書−き込み系アドレス回路を説明するためのタ
イムチャート、第１Ｏ図＃″ｔ！６図の読み出し系アド
レス回路を説明するためのタイムチャート、第１１図は
本発明の一実施例におけるメモリマツプ、第１２図は書
き込みアドレスとｄみ出しアドレスが時分割でメモリア
ドレスに加えられる様子を示したタイムチャートを示す
。 図において（１）ＶｉＷＳＧＫ、（３）／ｒｉＷＢＣＫ
、（６）ｄＲＳ　ＣＫ　、　（８）けＲＢ　ＣＫ　、　
（９）　（ＩＵＸＩＩ遍鮪２３Ｘ２５Ｘ２６Ｘ３２）は
カクンク、（１２）はロードカクンタ、（２１Ｘ３１）
はゲート回路、（２４０３３）は制御回路、（２７）は
ＷＬＤＣＫ、（２Ｆｌ）　（３４）は減算器、（８２）
はセレクタである。 なお、図中同一符号は同−又は相当部分を示す。 代　理　人　　葛　　野　　　　信　　−第５図 千４狂Ｊビ゛・ソトアトトスイ直 第６図 第８図 ２　）　−ミ　ミ　ミ　Ｓ　ミ 第１１図 下＋ｊ１２ヒ・ノド７トレ人 手続補正書（自発） 特許庁長官殿 １、事件の表示　　　　特願昭６６−２０８７６１８号
２、発明の名称 メモリ回路 ３、補正をする者 ６、補正の対象 （１）明細書の発明の詳細な説明の欄 （２）図面 ６、　　？ｌ１Ｍ正の内容 ７、添付書類の目録 （１）１回（第６図・第７図）　　　　　　　１通以上 第６ｍ

Claims (1)

【特許請求の範囲】
1. メモリアドレスをｍピットとｍピットの２部分に分け、
   それぞれｍピットアドレス発生回路と、ｎピット発生回
   路を有し、ｍピットアドレスの初期値ｂｆ−保持しつつ
   、ｎピットアドレスをａずつ加算させ、所定数Ｃに達す
   ると、ｍピットアドレスを、初期値すと所定ａｄの和（
   １）＋ｄ）に変化させた後、ｎピットアドレスをａづつ
   減算する毎に、ｍピットアドレスを所定ａｅずつ加算す
   るようにした事を特徴とするメモリ回路。