JPS58108080A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS58108080A JPS58108080A JP20576681A JP20576681A JPS58108080A JP S58108080 A JPS58108080 A JP S58108080A JP 20576681 A JP20576681 A JP 20576681A JP 20576681 A JP20576681 A JP 20576681A JP S58108080 A JPS58108080 A JP S58108080A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- output
- circuit
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
との発明は、データのブロックインターリーグ又はディ
ンターリーグを行う時のメモリアドレス回路に関するも
のである。
ンターリーグを行う時のメモリアドレス回路に関するも
のである。
f’(、M録音機やPCMオーディオディスクには、尚
品賛な再生音を得るために、fAり訂正符号が用いられ
る。一般的にアナログ信号をサンプリングして得た標本
化信号ワード列を複数ワードのグロックに区切、す、各
ブロックに誤り訂正ワードを付加して1つの誤り訂正グ
ロックを構成し、伝送路上で誤ったワードに対し、再生
時に訂正が行われる。しかし誤り訂正符号には限界があ
り、伝送路上でバースト誤りが生じて、1つの誤り訂正
グロック内のほとんどのワードが哄った時には訂正不i
=f能となる。従来バーストエラ一対策として、記録時
に、訂正10ツク内の各ワードを分散させるインターリ
ーグを行って記録媒体上で各ワード分ある間隔をおいて
記録し、再生時には、もとの配列にもどすディンターリ
ーグを行って誤り訂正が行われる。
品賛な再生音を得るために、fAり訂正符号が用いられ
る。一般的にアナログ信号をサンプリングして得た標本
化信号ワード列を複数ワードのグロックに区切、す、各
ブロックに誤り訂正ワードを付加して1つの誤り訂正グ
ロックを構成し、伝送路上で誤ったワードに対し、再生
時に訂正が行われる。しかし誤り訂正符号には限界があ
り、伝送路上でバースト誤りが生じて、1つの誤り訂正
グロック内のほとんどのワードが哄った時には訂正不i
=f能となる。従来バーストエラ一対策として、記録時
に、訂正10ツク内の各ワードを分散させるインターリ
ーグを行って記録媒体上で各ワード分ある間隔をおいて
記録し、再生時には、もとの配列にもどすディンターリ
ーグを行って誤り訂正が行われる。
第1図は、インターリーグ、ディンターリーグを示すブ
ロック図である。第1図において、 (101)は標本
化信号ワードに誤り訂正符号を付加したり。
ロック図である。第1図において、 (101)は標本
化信号ワードに誤り訂正符号を付加したり。
からD7の8ワードからなる@n番目(nFi贅a)の
誤り訂正ブロックを示し、(102)は1グロツク内の
各ワードの遅延量を示し、dは整数を示す。(103)
はインターリーグ後の1伝送グロツクのワ−ド構成を示
しており、各ワードは異なった誤り訂正10ツクのワー
ドで構成され記録媒体に記録される。(104) Ll
iディンターリーグの遅延ttl−示し、(105)は
ディンターリーグ後の1訂正グロツクの゛構成を示し、
Do〜D7けn−yd番目の誤り1工正グロツクのワー
ドとなりインターリーグ前の組み合わせにもどった事を
示している。以上の!5!明のインターリーグ、ディン
ターリーグを用いると、伝送路上でバーストxりが生じ
(103)に示すグロックの8ワードが誤まったとしで
も、ディンターリーグを行う事で誤ったワードが分散さ
れ、’(105)に示すグロックで1jD7,7−dの
みの誤りとなり訂正が可能となる。
誤り訂正ブロックを示し、(102)は1グロツク内の
各ワードの遅延量を示し、dは整数を示す。(103)
はインターリーグ後の1伝送グロツクのワ−ド構成を示
しており、各ワードは異なった誤り訂正10ツクのワー
ドで構成され記録媒体に記録される。(104) Ll
iディンターリーグの遅延ttl−示し、(105)は
ディンターリーグ後の1訂正グロツクの゛構成を示し、
Do〜D7けn−yd番目の誤り1工正グロツクのワー
ドとなりインターリーグ前の組み合わせにもどった事を
示している。以上の!5!明のインターリーグ、ディン
ターリーグを用いると、伝送路上でバーストxりが生じ
(103)に示すグロックの8ワードが誤まったとしで
も、ディンターリーグを行う事で誤ったワードが分散さ
れ、’(105)に示すグロックで1jD7,7−dの
みの誤りとなり訂正が可能となる。
このインターリーグ、ディンターリーグの遅延を実現す
るためには、ワードをメモリに一担貯わえて、所望のワ
ードを読み出す方法が行われているり以下第1図におけ
るd=16の場合のディンターリーグを行う時のメモリ
アドレス制御ヲ例に説明する。
るためには、ワードをメモリに一担貯わえて、所望のワ
ードを読み出す方法が行われているり以下第1図におけ
るd=16の場合のディンターリーグを行う時のメモリ
アドレス制御ヲ例に説明する。
第2図は、従来のメモリアドレス制御回路を示してお1
1+、(1)l/″i3ビット出力を有するカクンター
(2)の入力端子に人力され、l伝送ブロック(103
)内の8ワードのアドレスを決める誓さ込みサンプルク
ロック(以@WMCKという)を示し、(3)はカクン
ター(4)の人力とカクンター(2)のリセット端子に
人力される督き込みグロック変更クロック(以1WBc
Kという)を示し、上記カクンタ(2)、(4)の出力
によりメモリの督き込みアドレスを決定しており、カク
ンタ(2)の出力−下位3ビ、ツトアドレス、カクンタ
(4)の出力はメモリの上位アドレスを指定するもので
夫々−t=し7’クー(5)の一方の人力に人力される
。■)はセレクト信号を示している。(6)は3ビツト
出力を有jるカクンタ(7)とカクンター(11)にへ
カされる1訂正グロツク(105)内の8ワードに対応
した読み出しサンプルクロック(以dftscK) i
示し、(8)はカクンター(9)の人力とカクンター(
7)のリセット端子に人力される読み出しグロック変更
クロック似後RBCK) テ、訂正グロックが進むと共
に1タロツク出力される。(1ωはカクンター(9)の
キャリー出方を人力とし、カクンター(11)のパラレ
ル人力に出方ナルカクンクーを示し、(2)はカクンタ
ー(11)に人力されるロードクロックを示し、上記カ
クンター(7)、(9)、(11)によりメモリのdみ
出しアドレスを決定しており、カクンタ(ηの出力はア
ドレスの下位3ピット分指定し、カクンター(9)、(
11)の出力は上位アドレスを指定するもので、夫々セ
レクタ−(5)の他方の人力に人力されセレクター(5
)で沓き込みアドレスとdみ出しアドレスを選択して、
メモジアド2115号(14)としてメモリに加えられ
る。(13)はカタンク(9)、(IJ)の出力を人力
とし、読み出し上位カタンク値(カクンタ(9入(11
J)で決まる値)が0の時、カクンター期 (4)を7d K設定する出力を発生させる初飴設定回
路を示している。
1+、(1)l/″i3ビット出力を有するカクンター
(2)の入力端子に人力され、l伝送ブロック(103
)内の8ワードのアドレスを決める誓さ込みサンプルク
ロック(以@WMCKという)を示し、(3)はカクン
ター(4)の人力とカクンター(2)のリセット端子に
人力される督き込みグロック変更クロック(以1WBc
Kという)を示し、上記カクンタ(2)、(4)の出力
によりメモリの督き込みアドレスを決定しており、カク
ンタ(2)の出力−下位3ビ、ツトアドレス、カクンタ
(4)の出力はメモリの上位アドレスを指定するもので
夫々−t=し7’クー(5)の一方の人力に人力される
。■)はセレクト信号を示している。(6)は3ビツト
出力を有jるカクンタ(7)とカクンター(11)にへ
カされる1訂正グロツク(105)内の8ワードに対応
した読み出しサンプルクロック(以dftscK) i
示し、(8)はカクンター(9)の人力とカクンター(
7)のリセット端子に人力される読み出しグロック変更
クロック似後RBCK) テ、訂正グロックが進むと共
に1タロツク出力される。(1ωはカクンター(9)の
キャリー出方を人力とし、カクンター(11)のパラレ
ル人力に出方ナルカクンクーを示し、(2)はカクンタ
ー(11)に人力されるロードクロックを示し、上記カ
クンター(7)、(9)、(11)によりメモリのdみ
出しアドレスを決定しており、カクンタ(ηの出力はア
ドレスの下位3ピット分指定し、カクンター(9)、(
11)の出力は上位アドレスを指定するもので、夫々セ
レクタ−(5)の他方の人力に人力されセレクター(5
)で沓き込みアドレスとdみ出しアドレスを選択して、
メモジアド2115号(14)としてメモリに加えられ
る。(13)はカタンク(9)、(IJ)の出力を人力
とし、読み出し上位カタンク値(カクンタ(9入(11
J)で決まる値)が0の時、カクンター期 (4)を7d K設定する出力を発生させる初飴設定回
路を示している。
第3図は書き込みアドレス系のタイムチャートを示し、
第4図は読み出しアドレス系のタイムチャートを示し、
第5図はワードの1ピット当りのメモリマツプを示して
おり、第5図において横軸に下位3ビツトアドレス値、
縦軸に上位アドレス値をとり、この縦軸、横軸によりア
ドレスが決定、されている。又第5図中丸部は読み出し
データを示し、三角印!i誓き込みデータを示す。
第4図は読み出しアドレス系のタイムチャートを示し、
第5図はワードの1ピット当りのメモリマツプを示して
おり、第5図において横軸に下位3ビツトアドレス値、
縦軸に上位アドレス値をとり、この縦軸、横軸によりア
ドレスが決定、されている。又第5図中丸部は読み出し
データを示し、三角印!i誓き込みデータを示す。
まず書き込みアドレス回路の動作を第2図、第3図、第
5図を用いて説明する。1伝送グローク(1)3)中の
8ワードは上位アドレスを一定にして、下位アドレスを
0から7まで涙化させて書き込み、次のグロック1−4
WBCt(3)により上位アドレスを1aめて書き込
まれる。第3図は第1図中(IL)3)に示す伝送グロ
ンを書き込む時のタイムチャートである。
5図を用いて説明する。1伝送グローク(1)3)中の
8ワードは上位アドレスを一定にして、下位アドレスを
0から7まで涙化させて書き込み、次のグロック1−4
WBCt(3)により上位アドレスを1aめて書き込
まれる。第3図は第1図中(IL)3)に示す伝送グロ
ンを書き込む時のタイムチャートである。
WBCK(3)により時刻tlにカクンタ(2) Fi
ミリセットれ、カクンター(2)の出力(2a)は0に
なると共に、カクンター(4)の出力(4a)I/17
d−1から7dK変化する。
ミリセットれ、カクンター(2)の出力(2a)は0に
なると共に、カクンター(4)の出力(4a)I/17
d−1から7dK変化する。
時刻t2には、i!/8CQ])により、カクンタ(2
)けlアップされ1となる。先頭のデークDo、nti
時刻t1とt2の間にアドレス(7d、0)((m%n
)はnけ上位アドレス1直、!lit”位3ビットアド
レス値を示す)に書き込み、次のデータDs 、n−d
Id (7d、 1) K誓き込む。以下順次下位ア
ドレスを1アンプしてデータを書き込む事により、時刻
t3には(103)に示す8ワードの書き込みが終了し
ており、WBCK(3)によりカクンタ(4)が1アツ
プされ、上位アドレスが7d+1となり次のブロックデ
ータが書き込まれる。
)けlアップされ1となる。先頭のデークDo、nti
時刻t1とt2の間にアドレス(7d、0)((m%n
)はnけ上位アドレス1直、!lit”位3ビットアド
レス値を示す)に書き込み、次のデータDs 、n−d
Id (7d、 1) K誓き込む。以下順次下位ア
ドレスを1アンプしてデータを書き込む事により、時刻
t3には(103)に示す8ワードの書き込みが終了し
ており、WBCK(3)によりカクンタ(4)が1アツ
プされ、上位アドレスが7d+1となり次のブロックデ
ータが書き込まれる。
次に読み出し系のアドレス回゛路の前作を、第2図、′
@4図、!5図を用いて説明する。
@4図、!5図を用いて説明する。
第4図において時刻tll/(RBClCにより、カク
ン系より7(ljlれるよう設定されているため絖み出
し上位カウンター値(41)は0となる。時刻t4には
ロードクロック(12)によりカウンタ(11)に0が
ロードされ、アドレス(/′i(0,0)となり、この
時のメモリ出力Vi第5図より、Do、nに対し7dグ
ロツク前のデータであるDo、n−7dが出力される。
ン系より7(ljlれるよう設定されているため絖み出
し上位カウンター値(41)は0となる。時刻t4には
ロードクロック(12)によりカウンタ(11)に0が
ロードされ、アドレス(/′i(0,0)となり、この
時のメモリ出力Vi第5図より、Do、nに対し7dグ
ロツク前のデータであるDo、n−7dが出力される。
次に時刻tslcli RBCK (12)によりカウ
ンタ(7)の出力(7a)itlとなると共にカウンタ
(11)が1アンプ、すなわち読み出し上位アドレス値
(42)がdアップとなり、メモリアドレスVi((1
,1)となりDI 、 n −6−b(1=DI、n−
7(Lがメモリから出力される。以下1@次、カウンタ
(7)とカウンター(11) fr1アップして読み出
す事により(105)に示す第n−7a番目の訂正ブロ
ックのワード配列を得る事ができる。以上の前作を蒼き
込み系と読み出し系の同期をとりかつDIのデータは誓
き込んでから読み出すようクロックの位相を合わせてメ
モリを巡回する事により、連続してディンターリーグを
行う事ができる。上記の例で(103)K示すブロック
のデータを上位アドレス値7dK#O込んだ後、次のブ
ロックのデータを上位アドレス値が00番地に誓き込み
、読み出しは、(7d、7)のデータD7、n−7eL
を読んだ後、gの訂正ブロックの先頭のデータDg 、
n−7d+liアドレス(1,0)から読み始める事に
より、ワードの1ピット当り、8X(7d+1)ビット
のメモリを巡回してディンターリーグを行う事ができる
。
ンタ(7)の出力(7a)itlとなると共にカウンタ
(11)が1アンプ、すなわち読み出し上位アドレス値
(42)がdアップとなり、メモリアドレスVi((1
,1)となりDI 、 n −6−b(1=DI、n−
7(Lがメモリから出力される。以下1@次、カウンタ
(7)とカウンター(11) fr1アップして読み出
す事により(105)に示す第n−7a番目の訂正ブロ
ックのワード配列を得る事ができる。以上の前作を蒼き
込み系と読み出し系の同期をとりかつDIのデータは誓
き込んでから読み出すようクロックの位相を合わせてメ
モリを巡回する事により、連続してディンターリーグを
行う事ができる。上記の例で(103)K示すブロック
のデータを上位アドレス値7dK#O込んだ後、次のブ
ロックのデータを上位アドレス値が00番地に誓き込み
、読み出しは、(7d、7)のデータD7、n−7eL
を読んだ後、gの訂正ブロックの先頭のデータDg 、
n−7d+liアドレス(1,0)から読み始める事に
より、ワードの1ピット当り、8X(7d+1)ビット
のメモリを巡回してディンターリーグを行う事ができる
。
従来のアドレス回路は以上のように構成されていたので
、回路構成が簡単であるが、ディンターリーグに必1j
!なメモリtは、ワードの1ピット当り28(lである
のに対し8X(7(1+1 )ビット使用するためメモ
リ容量が大きくなる欠点があった。
、回路構成が簡単であるが、ディンターリーグに必1j
!なメモリtは、ワードの1ピット当り28(lである
のに対し8X(7(1+1 )ビット使用するためメモ
リ容量が大きくなる欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、サンプル対応のアドレスを、途中
折り返すと共に、上位アドレスをも貢化させる事により
、従来のメモ1f容菫の約半分で、ディンターリ−1を
行う事ができるアドレス回路を提供する事を目的として
いる。
めになされたもので、サンプル対応のアドレスを、途中
折り返すと共に、上位アドレスをも貢化させる事により
、従来のメモ1f容菫の約半分で、ディンターリ−1を
行う事ができるアドレス回路を提供する事を目的として
いる。
以下この発明のメモリ回路の一実施例を図について説明
する。第6図において、(21)はWSCK(1)と制
御回路(24)の出力(24a) 、 (241))を
人力とし、2つの出力(21a) 、(21b)を有す
るダート回路をボし、(22)Fi2ビット出力を有す
るアツプダクンカウンターで、ゲート回路(2])の1
万の出力(21&)をアップ入力端子に、他方の出力(
211))をダウン入力端子に接続され、リセット端子
K Vi#に3CK(3)が人力される。(24) l
l1WBCK (1)とカウンター(22)の出力とW
BCK(3)%人力され、2つの出力(24aX241
))をもつ制御回路を示し、出力(21aX211))
によりゲート回路(21)の出力と城S器(路)の減算
数を制御している。
する。第6図において、(21)はWSCK(1)と制
御回路(24)の出力(24a) 、 (241))を
人力とし、2つの出力(21a) 、(21b)を有す
るダート回路をボし、(22)Fi2ビット出力を有す
るアツプダクンカウンターで、ゲート回路(2])の1
万の出力(21&)をアップ入力端子に、他方の出力(
211))をダウン入力端子に接続され、リセット端子
K Vi#に3CK(3)が人力される。(24) l
l1WBCK (1)とカウンター(22)の出力とW
BCK(3)%人力され、2つの出力(24aX241
))をもつ制御回路を示し、出力(21aX211))
によりゲート回路(21)の出力と城S器(路)の減算
数を制御している。
(23) u WBCK (3)を人力とし、初期設定
回路(13)の出力でプリセットされる、4ビツト出力
を有するカウンターを示しく25) Fiカクンター(
23)のキャリー出力を人力とし、初期設定回路(13
)の出力でプリセットされるカウンターを示し、(26
)はアップ入力端子にゲート回路(21)の出力(21
1))が接続されパラレルロード人力に、力゛クンター
(25)の出力が接続され誓き込みロードクロック(以
t!kVtLDCK)(27)によりカウンター(25
)の出力がロードされるカウンターを示しく28) F
i制−回路(24)の出力(24a)が1の時0.00
時4d+1をカウンター(26)の出力から減算する減
算器忙示し、カウンター(2)の出力とカウンター(4
)の出力とvtcn器(28)の出力はセレクターに人
力されカウンター(22)によりメモリの下位2ピツト
アドレスが指定され、カウンター(23)と減算器C2
8’)により上位アドレスが指定される。以上書き込み
アドレス回路の構成である。 −次にdみ出しアドレ
ス回路の構成を説明する。
回路(13)の出力でプリセットされる、4ビツト出力
を有するカウンターを示しく25) Fiカクンター(
23)のキャリー出力を人力とし、初期設定回路(13
)の出力でプリセットされるカウンターを示し、(26
)はアップ入力端子にゲート回路(21)の出力(21
1))が接続されパラレルロード人力に、力゛クンター
(25)の出力が接続され誓き込みロードクロック(以
t!kVtLDCK)(27)によりカウンター(25
)の出力がロードされるカウンターを示しく28) F
i制−回路(24)の出力(24a)が1の時0.00
時4d+1をカウンター(26)の出力から減算する減
算器忙示し、カウンター(2)の出力とカウンター(4
)の出力とvtcn器(28)の出力はセレクターに人
力されカウンター(22)によりメモリの下位2ピツト
アドレスが指定され、カウンター(23)と減算器C2
8’)により上位アドレスが指定される。以上書き込み
アドレス回路の構成である。 −次にdみ出しアドレ
ス回路の構成を説明する。
(31)は1tscx(6)と制御回路(33)の出力
(33aX331))を人力とし、2つの出力(31a
X31 k+)を有するダート回路を示し、(32)
tf 2ピツト出力を有するアップタリン′カクンター
で、ダート回路(31)の1方の出力(31墨)をアッ
プ入力端子に、他方の出力(31b)をダウン入力端子
に接続され、リセット端子には、RBCK (7)が人
力される。(33)はREICK(5)とカクンク−(
32)の出力とrtBcK(7)が人力され、2つの出
力(33LX33b)をもつ制御回路を示し、出力(3
31L)(33b)によりゲート回路(31)の出力と
減算器(34)の減算数を制御している。(34)は制
御回路(33)の出力(33a)が1の時0.00時3
d+1をカクンター(11)の出力から減算する減算器
を示し、カクンター(32) ノ出力によりメモリアド
レスの下位2ビツト金セレクター(5)を介して指定し
、カクンター(9)と減算器(34)の出力によりメモ
リアドレスの上位がヤレクタ−(5)を介して指定する
。
(33aX331))を人力とし、2つの出力(31a
X31 k+)を有するダート回路を示し、(32)
tf 2ピツト出力を有するアップタリン′カクンター
で、ダート回路(31)の1方の出力(31墨)をアッ
プ入力端子に、他方の出力(31b)をダウン入力端子
に接続され、リセット端子には、RBCK (7)が人
力される。(33)はREICK(5)とカクンク−(
32)の出力とrtBcK(7)が人力され、2つの出
力(33LX33b)をもつ制御回路を示し、出力(3
31L)(33b)によりゲート回路(31)の出力と
減算器(34)の減算数を制御している。(34)は制
御回路(33)の出力(33a)が1の時0.00時3
d+1をカクンター(11)の出力から減算する減算器
を示し、カクンター(32) ノ出力によりメモリアド
レスの下位2ビツト金セレクター(5)を介して指定し
、カクンター(9)と減算器(34)の出力によりメモ
リアドレスの上位がヤレクタ−(5)を介して指定する
。
第7図は第6図のゲート回路(21)と制御回路(24
)の−拠施例で、(201)はカクンター(22)の出
力(22!L)を人力とじ3を噴出すると0を出力する
ナントゲートを示し、(202)はナントゲート(加1
)の出力(2t)IIL)とWe(4(1)を人力とす
るオアゲートを示し、 (203)はタロツク入力端子
にオアゲート(202)の出力(202りが人力され、
リセット端子に、WBCIC(3)が人力され、D入力
端子は電源に接続され九D−7リツプ70ツブ(以後D
B’ F )を示し、(2iJ4)はナントゲート出
力(201a)とD ? ? (203)の反転出力(
24a)を人力とするナントゲートを示しナントゲート
(204)の出力(24b)とD F F(21J3)
の反転出力(24a)が制御回路の2出力となっている
。ゲート回路は(21)は、WSGK(])とゲート出
力(24b)を人力とするオアグー) (205) (
!: WS CK (1ンとDFF’FF用力(241
L)を人力とするオアゲート(2L)6)の2ゲートで
構成され一夫々(21a)(21m)) なる出力(
a号金出している。
)の−拠施例で、(201)はカクンター(22)の出
力(22!L)を人力とじ3を噴出すると0を出力する
ナントゲートを示し、(202)はナントゲート(加1
)の出力(2t)IIL)とWe(4(1)を人力とす
るオアゲートを示し、 (203)はタロツク入力端子
にオアゲート(202)の出力(202りが人力され、
リセット端子に、WBCIC(3)が人力され、D入力
端子は電源に接続され九D−7リツプ70ツブ(以後D
B’ F )を示し、(2iJ4)はナントゲート出
力(201a)とD ? ? (203)の反転出力(
24a)を人力とするナントゲートを示しナントゲート
(204)の出力(24b)とD F F(21J3)
の反転出力(24a)が制御回路の2出力となっている
。ゲート回路は(21)は、WSGK(])とゲート出
力(24b)を人力とするオアグー) (205) (
!: WS CK (1ンとDFF’FF用力(241
L)を人力とするオアゲート(2L)6)の2ゲートで
構成され一夫々(21a)(21m)) なる出力(
a号金出している。
次に前作を図を用いて説明する。@8図は、第7図の制
御回路とゲート回路のタイムチャートを示している。時
刻t1にWBCK(1)が0になる事によりカクンタ(
22)とD F F(203)けリセットされ、ナンド
グー) (201)の出力(′2ol&)とDB’ll
’反払出力(24a)は共に1となるからオアゲート(
加4)出力(241))は0となり、以後、WSCK(
1)はゲート(205)を介し。
御回路とゲート回路のタイムチャートを示している。時
刻t1にWBCK(1)が0になる事によりカクンタ(
22)とD F F(203)けリセットされ、ナンド
グー) (201)の出力(′2ol&)とDB’ll
’反払出力(24a)は共に1となるからオアゲート(
加4)出力(241))は0となり、以後、WSCK(
1)はゲート(205)を介し。
て墓1ンク(22)のアンプ人力に人力される。時刻t
6には、オアゲート(加4)の出力(21&)の立ち上
がりでカクンタ(22)の+a(22a)は3となりナ
ントゲート(2(Jl)の出力(201a)は0となり
、時刻t7で、オアグー ) (202)の出力(20
2a) KよりD B′F(203)の反転出力Vil
から0に変化するため、制御回路の1万の出力(24t
))は時刻’C2から次のWBCK (1)の変化があ
る時刻t4のmlとなり、他方の出力(24a)Vi時
刻t7から時刻t3の闇0となる。以上より、ゲート回
路の1方の出力(211L)#−t、時刻tlから時刻
t6の闇に人力されたWBCK(3)を出力し、他方の
出力(21k))は時刻t7から時刻t3の闇に人力さ
れたWBCKを出力するのでカタンクー(22)の出力
(22a)!/′i0から3までアップし、値3を2グ
ロツク間維持したf!0までダウンする動作をくり返す
。ゲート回路(31)と制御回路(33)も上記ダート
回路(21)、制御回路(24)と同一構成のものであ
る。
6には、オアゲート(加4)の出力(21&)の立ち上
がりでカクンタ(22)の+a(22a)は3となりナ
ントゲート(2(Jl)の出力(201a)は0となり
、時刻t7で、オアグー ) (202)の出力(20
2a) KよりD B′F(203)の反転出力Vil
から0に変化するため、制御回路の1万の出力(24t
))は時刻’C2から次のWBCK (1)の変化があ
る時刻t4のmlとなり、他方の出力(24a)Vi時
刻t7から時刻t3の闇0となる。以上より、ゲート回
路の1方の出力(211L)#−t、時刻tlから時刻
t6の闇に人力されたWBCK(3)を出力し、他方の
出力(21k))は時刻t7から時刻t3の闇に人力さ
れたWBCKを出力するのでカタンクー(22)の出力
(22a)!/′i0から3までアップし、値3を2グ
ロツク間維持したf!0までダウンする動作をくり返す
。ゲート回路(31)と制御回路(33)も上記ダート
回路(21)、制御回路(24)と同一構成のものであ
る。
第9図#″を第6図の督き込み系アドレス回路を説明す
るためのタイムチャートを示し、第11図はメモリマツ
プを示しており、第11図中、横軸に下位2ピツドアF
レス、たて軸に゛上位アドレス會対応させてあり、丸印
I/′i絖み出しデータ、三角印は書き込みデータを示
している。
るためのタイムチャートを示し、第11図はメモリマツ
プを示しており、第11図中、横軸に下位2ピツドアF
レス、たて軸に゛上位アドレス會対応させてあり、丸印
I/′i絖み出しデータ、三角印は書き込みデータを示
している。
第9図において、時刻tlにWBCK(3)が0となり
カクンク(22)の出力(22a)け0となると共に上
載カクンター値(50) (カクンター(23)とカク
ンター(25)で構成されるカクンターの1直)が1ア
ツプし、7a+1となる。時刻t8にWIJDCK(2
7)によりカクンター(26)にカクンタ(25)の1
直かロードされ、この時減算器(28)の減数は0のた
め、上位アドレス(60) ri7(L+1となり、ア
トL/ 7.1/1(7d+1.0) となる。時刻
t2には、WBCK(1)の立上がりでカクンタ(22
)はlとなる。最初のデータDOsnk時刻t8と+2
の間でアドレス(7d+1 、 O)に誓き込む。順次
力クンク−(22)をアップしてデータt−1iiFき
込み、時刻t7からは制御回路出力(24a)け0とな
り減算数は4(1+1となるため、アドレス(80)は
(34,3)に変化し、このアドレスにD4.n =4
ci を書き込む5時刻teカラHケーt−回路(2
1)+7)出力(21b)よりlN5CK(1)がカク
ンター(22)のダウン人力とカクンタ(26)のダウ
ン人力に供給されるため、!MSGKがOから1に変化
すると下位アドレスが1ダクンすると共に、カクンタ(
26)が1ダクン、すなわち上位アドレスがdダウンす
る。Ds、n−5+1を(2d、2)に、D6、n−6
dt−(d、1)にD? 、n−7df:(Q、0)に
書き込んで1グロツクの誓き込みが終了し、 tSS以
上同様に、上位カランター1直(50)を1アンプして
次のブロックの誓き込みが行われる。
カクンク(22)の出力(22a)け0となると共に上
載カクンター値(50) (カクンター(23)とカク
ンター(25)で構成されるカクンターの1直)が1ア
ツプし、7a+1となる。時刻t8にWIJDCK(2
7)によりカクンター(26)にカクンタ(25)の1
直かロードされ、この時減算器(28)の減数は0のた
め、上位アドレス(60) ri7(L+1となり、ア
トL/ 7.1/1(7d+1.0) となる。時刻
t2には、WBCK(1)の立上がりでカクンタ(22
)はlとなる。最初のデータDOsnk時刻t8と+2
の間でアドレス(7d+1 、 O)に誓き込む。順次
力クンク−(22)をアップしてデータt−1iiFき
込み、時刻t7からは制御回路出力(24a)け0とな
り減算数は4(1+1となるため、アドレス(80)は
(34,3)に変化し、このアドレスにD4.n =4
ci を書き込む5時刻teカラHケーt−回路(2
1)+7)出力(21b)よりlN5CK(1)がカク
ンター(22)のダウン人力とカクンタ(26)のダウ
ン人力に供給されるため、!MSGKがOから1に変化
すると下位アドレスが1ダクンすると共に、カクンタ(
26)が1ダクン、すなわち上位アドレスがdダウンす
る。Ds、n−5+1を(2d、2)に、D6、n−6
dt−(d、1)にD? 、n−7df:(Q、0)に
書き込んで1グロツクの誓き込みが終了し、 tSS以
上同様に、上位カランター1直(50)を1アンプして
次のブロックの誓き込みが行われる。
第10図は読み出し系アドレス回路のタイムチャートを
示している。時刻t1にRBCK(8)が0となりカク
ンク(32)の出力(32a)ViOとパなると共に上
位読み出しカクンターf[(70) (カクンター(9
)とカクンター(10)で構成されるカクンクーのf直
)が1アンプし、0から1に貧化する。これは、初期設
定回路(13)で、上位読み出しカクンターjli (
70)が00時、書き込み系の上位カクンター値が74
に!St定され、さらにWBCK (勢とRBCK(8
)が同一周波数であるため、書き込み上位カクンター値
(50)が7d+1の時読み出し上位カクンクー値(7
0)は1となる。
示している。時刻t1にRBCK(8)が0となりカク
ンク(32)の出力(32a)ViOとパなると共に上
位読み出しカクンターf[(70) (カクンター(9
)とカクンター(10)で構成されるカクンクーのf直
)が1アンプし、0から1に貧化する。これは、初期設
定回路(13)で、上位読み出しカクンターjli (
70)が00時、書き込み系の上位カクンター値が74
に!St定され、さらにWBCK (勢とRBCK(8
)が同一周波数であるため、書き込み上位カクンター値
(50)が7d+1の時読み出し上位カクンクー値(7
0)は1となる。
時刻t4では、ロードクロンク(12)によりカクンタ
−(11)に0がロードされ、上位アドレスは(1,0
)となる。第11図より(1,0)のデータは(7d+
1.1)のDo 、 n より7alIJのグロックの
データであるので、メモリからDo%n−7dなるデー
タが出力される。
−(11)に0がロードされ、上位アドレスは(1,0
)となる。第11図より(1,0)のデータは(7d+
1.1)のDo 、 n より7alIJのグロックの
データであるので、メモリからDo%n−7dなるデー
タが出力される。
時刻tsKは、ゲート回路(31)の出力(31a)に
より、カクンター(32)は1となると共に、カクンタ
ー(11)は1アツプし、アドレスは(d+1 、1
)となり、Dl、 n−d−5d=Dt、n−7dがメ
モリから出力される。
より、カクンター(32)は1となると共に、カクンタ
ー(11)は1アツプし、アドレスは(d+1 、1
)となり、Dl、 n−d−5d=Dt、n−7dがメ
モリから出力される。
この動作がf)3.n−7dを出力するまでくり、返さ
れ、時刻tlo以降は制御回路(33)の出力(33a
)により減算器(34)の減数が3d+1となるためア
ドレスは(0,3)となり、D4、n−7dがメモリか
ら出力され、時刻t5には、カクンター(32)のみが
1ダクンしアドレスは(0,2)となりメモリよりi)
s、n−7dが出力され以下、カクンク(32)の値の
みダクンさせてD6、n−7d、D7 、n−7dを読
み出し時刻t!zfl(は第n−7d番目の誤り訂正グ
ロックの8ワードの読み出しが完了する。
れ、時刻tlo以降は制御回路(33)の出力(33a
)により減算器(34)の減数が3d+1となるためア
ドレスは(0,3)となり、D4、n−7dがメモリか
ら出力され、時刻t5には、カクンター(32)のみが
1ダクンしアドレスは(0,2)となりメモリよりi)
s、n−7dが出力され以下、カクンク(32)の値の
みダクンさせてD6、n−7d、D7 、n−7dを読
み出し時刻t!zfl(は第n−7d番目の誤り訂正グ
ロックの8ワードの読み出しが完了する。
812図はセレクト信号(82)によりセレクターで読
み出しアドレス(8])と誓き込みアドレス(80)
を選択してメモリアドレス(14)としてメモリに加え
られるタイムチャートを示している。セレクト信’+
(82)が#1“の時書き込みアドレスがメモリアドレ
ス(14)となり、セレクト信号(82)が#0#の時
、読み出しアドレス(81)がメモリアドレス(14)
となってメモリに加えられる。このように、 WBCK
(3)とRBCK(8)が四−周期で、110ツク内に
時分割でメモリの書き込み、読み出しを行い、ブロック
変更すると共に上位カクンター値を1更進してメモリア
ドレスを巡回させる事により、連続的に)を0からスタ
ートさせたが、7からスタートさせる場合は、アップ人
力とグクン人力を入れ候えかつ劃−回路で3を検出して
いるナントゲートを0を検出するオアゲートに変える事
により、ディンターリーグを行う事ができる。マインタ
ーリーグの場合は、カタンクー(26)をアンプカクン
ターにおき換え、カクンター(11)をダクンカクンタ
ーに置換え、初期設定を0とし、減算器(28)の減算
数t−154+1 、減算器(34)の減算数を16(
Lとする事で実現できる。
み出しアドレス(8])と誓き込みアドレス(80)
を選択してメモリアドレス(14)としてメモリに加え
られるタイムチャートを示している。セレクト信’+
(82)が#1“の時書き込みアドレスがメモリアドレ
ス(14)となり、セレクト信号(82)が#0#の時
、読み出しアドレス(81)がメモリアドレス(14)
となってメモリに加えられる。このように、 WBCK
(3)とRBCK(8)が四−周期で、110ツク内に
時分割でメモリの書き込み、読み出しを行い、ブロック
変更すると共に上位カクンター値を1更進してメモリア
ドレスを巡回させる事により、連続的に)を0からスタ
ートさせたが、7からスタートさせる場合は、アップ人
力とグクン人力を入れ候えかつ劃−回路で3を検出して
いるナントゲートを0を検出するオアゲートに変える事
により、ディンターリーグを行う事ができる。マインタ
ーリーグの場合は、カタンクー(26)をアンプカクン
ターにおき換え、カクンター(11)をダクンカクンタ
ーに置換え、初期設定を0とし、減算器(28)の減算
数t−154+1 、減算器(34)の減算数を16(
Lとする事で実現できる。
以上のように、この発明によれば、従来に比べ、弱かん
回路規模が大きくなるがワードの1ピット当り4−(7
d+1)ビットと従来の約半分のメモリ容重で、ディン
ターリーグを行う事ができるので、装置が安価にできる
。時に信号処理部をII、8I化し、メモリを外付けす
るような構成の場合Fi幼釆犬である。
回路規模が大きくなるがワードの1ピット当り4−(7
d+1)ビットと従来の約半分のメモリ容重で、ディン
ターリーグを行う事ができるので、装置が安価にできる
。時に信号処理部をII、8I化し、メモリを外付けす
るような構成の場合Fi幼釆犬である。
第1図はインターリーグ、ディンターリーグを示すグロ
ック図、第2図は従来のメモリアドレス回路を示す図、
第3図は従来のメモリアドレス回路の書き込み系アドレ
ス回vlIt−説明する友めのタイムチャート、第4図
は従来のメモリアドレス回路の読み出し系アドレス回路
を説明するためのタイムチャート、第5図は従来のメモ
リアドレス回路のメモリマツプ、第6図はこの発明の一
実施例を示すメモリアドレス回路図、第7図は第6凶の
ゲート回路、及び制御回路の一実施例を示す図、第8図
は第7図t−説明するためのタイムチャート、第9図は
第6凶の書−き込み系アドレス回路を説明するためのタ
イムチャート、第1O図#″t!6図の読み出し系アド
レス回路を説明するためのタイムチャート、第11図は
本発明の一実施例におけるメモリマツプ、第12図は書
き込みアドレスとdみ出しアドレスが時分割でメモリア
ドレスに加えられる様子を示したタイムチャートを示す
。 図において(1)ViWSGK、(3)/riWBCK
、(6)dRS CK 、 (8)けRB CK 、
(9) (IUXII遍鮪23X25X26X32)は
カクンク、(12)はロードカクンタ、(21X31)
はゲート回路、(24033)は制御回路、(27)は
WLDCK、(2Fl) (34)は減算器、(82)
はセレクタである。 なお、図中同一符号は同−又は相当部分を示す。 代 理 人 葛 野 信 −第5図 千4狂Jビ゛・ソトアトトスイ直 第6図 第8図 2 ) −ミ ミ ミ S ミ 第11図 下+j12ヒ・ノド7トレ人 手続補正書(自発) 特許庁長官殿 1、事件の表示 特願昭66−2087618号
2、発明の名称 メモリ回路 3、補正をする者 6、補正の対象 (1)明細書の発明の詳細な説明の欄 (2)図面 6、 ?l1M正の内容 7、添付書類の目録 (1)1回(第6図・第7図) 1通以上 第6m
ック図、第2図は従来のメモリアドレス回路を示す図、
第3図は従来のメモリアドレス回路の書き込み系アドレ
ス回vlIt−説明する友めのタイムチャート、第4図
は従来のメモリアドレス回路の読み出し系アドレス回路
を説明するためのタイムチャート、第5図は従来のメモ
リアドレス回路のメモリマツプ、第6図はこの発明の一
実施例を示すメモリアドレス回路図、第7図は第6凶の
ゲート回路、及び制御回路の一実施例を示す図、第8図
は第7図t−説明するためのタイムチャート、第9図は
第6凶の書−き込み系アドレス回路を説明するためのタ
イムチャート、第1O図#″t!6図の読み出し系アド
レス回路を説明するためのタイムチャート、第11図は
本発明の一実施例におけるメモリマツプ、第12図は書
き込みアドレスとdみ出しアドレスが時分割でメモリア
ドレスに加えられる様子を示したタイムチャートを示す
。 図において(1)ViWSGK、(3)/riWBCK
、(6)dRS CK 、 (8)けRB CK 、
(9) (IUXII遍鮪23X25X26X32)は
カクンク、(12)はロードカクンタ、(21X31)
はゲート回路、(24033)は制御回路、(27)は
WLDCK、(2Fl) (34)は減算器、(82)
はセレクタである。 なお、図中同一符号は同−又は相当部分を示す。 代 理 人 葛 野 信 −第5図 千4狂Jビ゛・ソトアトトスイ直 第6図 第8図 2 ) −ミ ミ ミ S ミ 第11図 下+j12ヒ・ノド7トレ人 手続補正書(自発) 特許庁長官殿 1、事件の表示 特願昭66−2087618号
2、発明の名称 メモリ回路 3、補正をする者 6、補正の対象 (1)明細書の発明の詳細な説明の欄 (2)図面 6、 ?l1M正の内容 7、添付書類の目録 (1)1回(第6図・第7図) 1通以上 第6m
Claims (1)
- メモリアドレスをmピットとmピットの2部分に分け、
それぞれmピットアドレス発生回路と、nピット発生回
路を有し、mピットアドレスの初期値bf−保持しつつ
、nピットアドレスをaずつ加算させ、所定数Cに達す
ると、mピットアドレスを、初期値すと所定adの和(
1)+d)に変化させた後、nピットアドレスをaづつ
減算する毎に、mピットアドレスを所定aeずつ加算す
るようにした事を特徴とするメモリ回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20576681A JPS58108080A (ja) | 1981-12-18 | 1981-12-18 | メモリ回路 |
US06/446,403 US4516219A (en) | 1981-12-18 | 1982-12-02 | Address designating method of memory and apparatus therefor |
DE19823246254 DE3246254A1 (de) | 1981-12-18 | 1982-12-14 | Speicheradressierverfahren |
DE3249898A DE3249898C2 (ja) | 1981-12-18 | 1982-12-14 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20576681A JPS58108080A (ja) | 1981-12-18 | 1981-12-18 | メモリ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58108080A true JPS58108080A (ja) | 1983-06-28 |
JPH0145153B2 JPH0145153B2 (ja) | 1989-10-02 |
Family
ID=16512310
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20576681A Granted JPS58108080A (ja) | 1981-12-18 | 1981-12-18 | メモリ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58108080A (ja) |
-
1981
- 1981-12-18 JP JP20576681A patent/JPS58108080A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0145153B2 (ja) | 1989-10-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH05290527A (ja) | デ・インターリーブ回路 | |
JPS59157811A (ja) | デ−タ補間回路 | |
US5519398A (en) | Signal processing apparatus having A/D conversion function | |
JP2999869B2 (ja) | メモリアクセス方式 | |
JPS58108080A (ja) | メモリ回路 | |
KR100373467B1 (ko) | 어드레스 발생 회로 | |
US4516219A (en) | Address designating method of memory and apparatus therefor | |
JP3503141B2 (ja) | ディジタル演算処理装置 | |
US3609696A (en) | Programmed arrangement for serial handling of numerical information | |
JPH0125443B2 (ja) | ||
JPS58224489A (ja) | メモリ回路 | |
JP2833852B2 (ja) | ディジタル信号出力回路 | |
KR950009105Y1 (ko) | 컴퓨터용 다기능 어학학습기 | |
JPS63168748A (ja) | アドレス制御回路 | |
SU866577A2 (ru) | Аналоговое запоминающее устройство | |
JP2853203B2 (ja) | 音声信号遅延装置 | |
KR100559280B1 (ko) | 데이터 기록 제어 장치 | |
KR880001218B1 (ko) | 보조 기억장치 | |
JPH0628330B2 (ja) | デイジタル波形等化器 | |
JPH05314657A (ja) | データ復号装置 | |
JP3157750B2 (ja) | トリプレット回路およびトリプレット処理方法 | |
JPH04107928U (ja) | アナログ信号のデジタル処理装置 | |
JPS62150582A (ja) | メモリ−回路 | |
JPS59173843A (ja) | 除算装置 | |
JPH0352445A (ja) | トーキーユニット録音方法 |