JPS58107675A - 絶縁ゲ−ト型半導体装置の製造方法 - Google Patents
絶縁ゲ−ト型半導体装置の製造方法Info
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- JPS58107675A JPS58107675A JP20653681A JP20653681A JPS58107675A JP S58107675 A JPS58107675 A JP S58107675A JP 20653681 A JP20653681 A JP 20653681A JP 20653681 A JP20653681 A JP 20653681A JP S58107675 A JPS58107675 A JP S58107675A
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- oxide film
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲー）ａｌｌ！導体装置の製造方法に関し
、％にデプリーシーン型の絶縁ゲート型電界効果トラン
ジスタの製造方法に関する本のである。
、％にデプリーシーン型の絶縁ゲート型電界効果トラン
ジスタの製造方法に関する本のである。
従来、絶縁ゲート型電界効果トランジスタを用いたＭＩ
８（ＭＯ８）Ｉｔ集積回路装置では、エンハンスメント
臘素子やデプリーシ冒ン観素子を組合せたＥ ／ Ｄ
（Ｅｎｈａｎｃｅｍｅｎｔ／Ｄｅｐｌｅｔ ｉｏｎ ）
構成によシ高速化を企るものが多用されている。こ
の様なＥ／Ｄ構成の基本巣位はインバータ（反転回路）
である。
８（ＭＯ８）Ｉｔ集積回路装置では、エンハンスメント
臘素子やデプリーシ冒ン観素子を組合せたＥ ／ Ｄ
（Ｅｎｈａｎｃｅｍｅｎｔ／Ｄｅｐｌｅｔ ｉｏｎ ）
構成によシ高速化を企るものが多用されている。こ
の様なＥ／Ｄ構成の基本巣位はインバータ（反転回路）
である。
１！−１図は従来のインバータの一列の回路図である。
このインバータは、ソースとゲートを接続したデプリー
シ曹ン臘素子Ｑ１を負ＶＩ素子とし、エンハンスメント
型素子Ｑ黛を増幅素子（１１１１１本子）とする、増幅
素子Ｑ３を導通させる様にゲートに入力電圧Ｖｔｎを加
えた場合、上記インバータの出力電圧Ｖｏｍｔ は負
荷素子Ｑ１ 及び増幅素子Ｑｓの抵抗比に従って電源電
圧−から接地電位側へ推移する０通常、上記出力電圧Ｖ
ｏｅａ接地儒に充分近くなる様に、素子のチャネル幅Ｗ
、チャネル長りを設定するため、デプリーシｗ７ｍ素子
Ｑ−に比ベエンハンスメン）ＩＩ素子Ｑ２のＷ／Ｌ比を
充分大きくとっている。増幅素子Ｑｓが非導通になる様
にゲート入力すると、上記インバータの出力電圧■・ｗ
ｔ は電源電圧ＶＤ＠に遷移する。この際、出力端子側
の負荷容量ＣＬをデプリーシ冒ン型負荷素子Ｑ１を流れ
る電荷によシ充電し出力電圧■・ａｔ は遷移して行
く、出力電圧■・ｗｔ が接地電位側に遷移する場合
も、負荷容量ＣＬに充電された電荷及び負荷素子Ｑ１
を通して電源から供給される電荷を増幅素子Ｑｓによシ
放電している。増＃Ａ素子Ｑ２のゲートに加えられる導
通・非導通信号により、出力電圧■・ａｔが所望の電圧
まで遷移する遅延時間が回路のスピードを決定する訳で
ある。
シ曹ン臘素子Ｑ１を負ＶＩ素子とし、エンハンスメント
型素子Ｑ黛を増幅素子（１１１１１本子）とする、増幅
素子Ｑ３を導通させる様にゲートに入力電圧Ｖｔｎを加
えた場合、上記インバータの出力電圧Ｖｏｍｔ は負
荷素子Ｑ１ 及び増幅素子Ｑｓの抵抗比に従って電源電
圧−から接地電位側へ推移する０通常、上記出力電圧Ｖ
ｏｅａ接地儒に充分近くなる様に、素子のチャネル幅Ｗ
、チャネル長りを設定するため、デプリーシｗ７ｍ素子
Ｑ−に比ベエンハンスメン）ＩＩ素子Ｑ２のＷ／Ｌ比を
充分大きくとっている。増幅素子Ｑｓが非導通になる様
にゲート入力すると、上記インバータの出力電圧■・ｗ
ｔ は電源電圧ＶＤ＠に遷移する。この際、出力端子側
の負荷容量ＣＬをデプリーシ冒ン型負荷素子Ｑ１を流れ
る電荷によシ充電し出力電圧■・ａｔ は遷移して行
く、出力電圧■・ｗｔ が接地電位側に遷移する場合
も、負荷容量ＣＬに充電された電荷及び負荷素子Ｑ１
を通して電源から供給される電荷を増幅素子Ｑｓによシ
放電している。増＃Ａ素子Ｑ２のゲートに加えられる導
通・非導通信号により、出力電圧■・ａｔが所望の電圧
まで遷移する遅延時間が回路のスピードを決定する訳で
ある。
上述し良様に通常負荷素子Ｑ１に比べ増幅素子Ｑ３のＷ
／Ｌ比を大きく設定（すなわち負荷素子Ｑｌの方が導通
抵抗は大きい）している九め、回路のスピードは実質的
にはインバータの非導通の際の遷移遅延時間により決定
する。負荷素子Ｑｓの負荷電流は一定であれば上記遅延
時間は最小となるが、実際には遷移過程において負荷素
子Ｑ！のソース・基板間に電位差が生じる九め、１ｌｌ
ａ図に示すような負荷特性を示す。負荷電流を１とする
とで我わされる。
／Ｌ比を大きく設定（すなわち負荷素子Ｑｌの方が導通
抵抗は大きい）している九め、回路のスピードは実質的
にはインバータの非導通の際の遷移遅延時間により決定
する。負荷素子Ｑｓの負荷電流は一定であれば上記遅延
時間は最小となるが、実際には遷移過程において負荷素
子Ｑ！のソース・基板間に電位差が生じる九め、１ｌｌ
ａ図に示すような負荷特性を示す。負荷電流を１とする
とで我わされる。
さて、高速化には８ＭＯ８のＥ／Ｄが適しているが、８
ＭＯ８の場合、素子間の寄生ＭＯ８効果の低減並びにト
２ンジスタ＠ｒｊｊＪ部のチャンネル性リーク抑制のた
めチャンネルストッパ用高ａ度不純物がフィールド絶縁
膜直下及びトランジスタ側面部にも存在するのが導通で
ある。集積回路装置はパターン微細化技術の進歩により
、よｐ高速な回路が実現されつつあるが、上記チャンネ
ルストッパ用高１１２不純物のため、実効チャンネル幅
は減小する。更にチャンネル暢Ｗの減小と共に上記チャ
ンネルストッパ用高Ｓ度不純物の丸め基板バイアス特性
が悪化するためデプリーシ１ン負荷特性は急激に悪化す
る（＠３図参照）、ｌｔりで、高速化のためには負荷素
子Ｑ１のＷはパターン微細化技術の進歩の恩恵は得られ
ず、従来通夛の寸法で設計しなければならない、Ｗ／Ｌ
比を一定に設定するためにはＬも大きくなる。従って、
負荷素子の面積は大きくなシ高集積化は望めなくなる。
ＭＯ８の場合、素子間の寄生ＭＯ８効果の低減並びにト
２ンジスタ＠ｒｊｊＪ部のチャンネル性リーク抑制のた
めチャンネルストッパ用高ａ度不純物がフィールド絶縁
膜直下及びトランジスタ側面部にも存在するのが導通で
ある。集積回路装置はパターン微細化技術の進歩により
、よｐ高速な回路が実現されつつあるが、上記チャンネ
ルストッパ用高１１２不純物のため、実効チャンネル幅
は減小する。更にチャンネル暢Ｗの減小と共に上記チャ
ンネルストッパ用高Ｓ度不純物の丸め基板バイアス特性
が悪化するためデプリーシ１ン負荷特性は急激に悪化す
る（＠３図参照）、ｌｔりで、高速化のためには負荷素
子Ｑ１のＷはパターン微細化技術の進歩の恩恵は得られ
ず、従来通夛の寸法で設計しなければならない、Ｗ／Ｌ
比を一定に設定するためにはＬも大きくなる。従って、
負荷素子の面積は大きくなシ高集積化は望めなくなる。
更に、素子面積が大きいため接合容量も増大し、高速化
への障害ともなるという欠点があった。
への障害ともなるという欠点があった。
本発明は上記欠点を除去し、微細パターンでかつ負荷特
性の曳いデプリーシ冒ン賊負荷トランジスタとなる絶縁
ゲート臘中導体装置の製造方法を提供するものである。
性の曳いデプリーシ冒ン賊負荷トランジスタとなる絶縁
ゲート臘中導体装置の製造方法を提供するものである。
本発明の絶縁ゲート型半導体装置の製造方法は。
半導体基板の次面に絶縁膜を形成する工程と、前記絶縁
膜上に耐酸化性被膜を部分的に形成する工程と、ｆＮ記
耐酸化性被膜で覆われていない半導体基板の浅面部分に
前記半導体基板と同−導電臘の不純物を導入する工程と
、前記絶縁膜の一部を夕前記耐酸化性被膜をマスクとし
該耐酸化性被膜の端部の下部までにわたシ除去する工程
と、＃記耐酸化性被膜をマスクとして前記手導体基板−
面を酸化する工程とを含んで構成される。
膜上に耐酸化性被膜を部分的に形成する工程と、ｆＮ記
耐酸化性被膜で覆われていない半導体基板の浅面部分に
前記半導体基板と同−導電臘の不純物を導入する工程と
、前記絶縁膜の一部を夕前記耐酸化性被膜をマスクとし
該耐酸化性被膜の端部の下部までにわたシ除去する工程
と、＃記耐酸化性被膜をマスクとして前記手導体基板−
面を酸化する工程とを含んで構成される。
本発明の実施列について図面を用いて説明する。
第４図（ａ）〜（ｅ）は本発明の一実施ガを説明するた
めの工程断面図である。
めの工程断面図である。
まず、第４図（ａ）に示すように、ｐＨｌシリコン基板
ｌｏ表面に例えば９５０℃、 Ｈａ −０１雰囲気中で
の熱処理によシ厚さ５００Ａの熱酸化膜２を形成する。
ｌｏ表面に例えば９５０℃、 Ｈａ −０１雰囲気中で
の熱処理によシ厚さ５００Ａの熱酸化膜２を形成する。
次に、ＣＶ Ｄ （Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅ
ｐｏｓｌｔｉｏｎ ）法等により熱酸化膜２の上に耐酸
化性のシリコン窒化膜３を１５００Ａの厚さに形成する
。更に、その上に耐エツチング性のフォトレジストパタ
ーン４を形成する。
ｐｏｓｌｔｉｏｎ ）法等により熱酸化膜２の上に耐酸
化性のシリコン窒化膜３を１５００Ａの厚さに形成する
。更に、その上に耐エツチング性のフォトレジストパタ
ーン４を形成する。
次に、第４図（ｂ）に示すように、フォトレジストパタ
ーン４をマスクにシリコン窒化膜３をエツチング除去し
喪後、フォトレジストパターン４及びシリコン窒化膜３
をマスクとしてホウ素を矢印５のようにイオイ注入して
Ｐ１チャンネルストツノ（領域６を形成する。
ーン４をマスクにシリコン窒化膜３をエツチング除去し
喪後、フォトレジストパターン４及びシリコン窒化膜３
をマスクとしてホウ素を矢印５のようにイオイ注入して
Ｐ１チャンネルストツノ（領域６を形成する。
次に、＠４図（Ｃ）に示すように、フォトレジストパタ
ーン４を除去した後、デプリーシ冒ン素子を形成すべき
部分を開孔したフォトレジストノ（−一Ｉ７を形成し、
これをマスクにして熱酸化膜２をエツチング除去する。
ーン４を除去した後、デプリーシ冒ン素子を形成すべき
部分を開孔したフォトレジストノ（−一Ｉ７を形成し、
これをマスクにして熱酸化膜２をエツチング除去する。
エツチングの際は、シリコン窒化膜３の端部の下部の熱
酸化膜２を列先に、０．２〜０，４μｍｔでオーバーエ
ッチする。その後フォトレジストパターン７を除去する
。
酸化膜２を列先に、０．２〜０，４μｍｔでオーバーエ
ッチする。その後フォトレジストパターン７を除去する
。
次に、ｌＩ４図（ｄ）Ｋ示すように％例えば９８０℃。
Ｈ！−０１雰囲気中で６時間酸化するとシリコン窒化膜
３で覆われていない部分には約１μｍの厚さのフィール
ド酸化膜８が形成される。上記熱酸化膜エツチング工程
をｓ！九部分ではチャンネルストッパ領域６ｔｉフイー
ルド酸化膜８の側面部には伸びていない、これは前述の
ホウ素のイオン注入時にはホウ素はマスクシリコン窒化
膜下には注入されず、しか４フイールド酸化膜８の形成
時にはシリコン窒化膜３の下は横方向からも酸化が進行
し、フィールド酸化膜８の側面部ではホウ素の拡散より
酸化膜中への食われの方が速いからである。一方、熱酸
化膜２のエツチング工程を経ない部分では、ホウ素は横
方向に拡散されるため、フィールド酸化膜８の側面部へ
もチャンネルストッパ領域６のホウ素が入る。
３で覆われていない部分には約１μｍの厚さのフィール
ド酸化膜８が形成される。上記熱酸化膜エツチング工程
をｓ！九部分ではチャンネルストッパ領域６ｔｉフイー
ルド酸化膜８の側面部には伸びていない、これは前述の
ホウ素のイオン注入時にはホウ素はマスクシリコン窒化
膜下には注入されず、しか４フイールド酸化膜８の形成
時にはシリコン窒化膜３の下は横方向からも酸化が進行
し、フィールド酸化膜８の側面部ではホウ素の拡散より
酸化膜中への食われの方が速いからである。一方、熱酸
化膜２のエツチング工程を経ない部分では、ホウ素は横
方向に拡散されるため、フィールド酸化膜８の側面部へ
もチャンネルストッパ領域６のホウ素が入る。
次に、第４図（ｅ）に示すように、シリコン窒化膜３及
び熱酸化膜２を順次除去した後、従来技術と同一工程で
ゲート酸化膜９の形成を行う、そして熱酸化膜エツチン
グ工程を経た部分にデプリーシ■ン素子形成のために矢
印１０のようにりン又はヒ素のイオン注入を行い、Ｎ＠
領域１１を形成する。以下通常のシリコンゲート工程に
よりＥ／Ｄ構成のＭＯ８集積回路を製造する。
び熱酸化膜２を順次除去した後、従来技術と同一工程で
ゲート酸化膜９の形成を行う、そして熱酸化膜エツチン
グ工程を経た部分にデプリーシ■ン素子形成のために矢
印１０のようにりン又はヒ素のイオン注入を行い、Ｎ＠
領域１１を形成する。以下通常のシリコンゲート工程に
よりＥ／Ｄ構成のＭＯ８集積回路を製造する。
第５図は本発明によって製造し九デプリーシ■ン型トラ
ンジスタの負荷特性の一例を示すｉ −■ｏｗｔ 特
性図である。
ンジスタの負荷特性の一例を示すｉ −■ｏｗｔ 特
性図である。
本発明では酸化マスク用シリコン窒化膜下の熱酸化膜を
オーバーエッチしているため、フィールド酸化時の横方
向酸化はほぼオーバーエッチ分従来方法に比べ増加して
いる。しかしチャネルストッパ領域６による実効チャン
ネル幅の減小はない ［ので、結局、従来方
法と同一の実効チャンネル幅となる。ま光、チャンネル
ストッパ領域６ハ）？ンジスタ側面部にないため、基板
バイアス特性は良く、従ってＩ５図に示した如く負荷特
性は極めて良好である。従って本発明によＬ微細ノ（タ
ーン化による高集積化及び高速化が達せられる。
オーバーエッチしているため、フィールド酸化時の横方
向酸化はほぼオーバーエッチ分従来方法に比べ増加して
いる。しかしチャネルストッパ領域６による実効チャン
ネル幅の減小はない ［ので、結局、従来方
法と同一の実効チャンネル幅となる。ま光、チャンネル
ストッパ領域６ハ）？ンジスタ側面部にないため、基板
バイアス特性は良く、従ってＩ５図に示した如く負荷特
性は極めて良好である。従って本発明によＬ微細ノ（タ
ーン化による高集積化及び高速化が達せられる。
上記実施列ではｐＨシリコン基板を用い九Ｎチャンネル
シリコンゲートＭＯ８について説明を行ったが、ｐＨシ
リコン基板を用いたＮウェル０Ｍ０８のＮＭＯ８部分、
Ｎ＠基板を用いたＰウェルＣＭＯ８（ＤＮＭＯ８部分、
又ＮＭＯ８のみ表らずＰＭ０８部分でも、デプリーシｗ
ｙａｌ素子を形成する際にも適用できる。又ゲート材料
もプル建ニウム、モリブデン、金属シリサイド等につい
て４同様に適用できる事も盲うまでもない。又、本発明
において特に会費となるマスクツ（ター／ｌｉデプリー
シ璽ン素子形成のイオン注入用マスクツ（ターンで代用
できるため、特にノ（ターン設計上の配慮が会費ではな
い。
シリコンゲートＭＯ８について説明を行ったが、ｐＨシ
リコン基板を用いたＮウェル０Ｍ０８のＮＭＯ８部分、
Ｎ＠基板を用いたＰウェルＣＭＯ８（ＤＮＭＯ８部分、
又ＮＭＯ８のみ表らずＰＭ０８部分でも、デプリーシｗ
ｙａｌ素子を形成する際にも適用できる。又ゲート材料
もプル建ニウム、モリブデン、金属シリサイド等につい
て４同様に適用できる事も盲うまでもない。又、本発明
において特に会費となるマスクツ（ター／ｌｉデプリー
シ璽ン素子形成のイオン注入用マスクツ（ターンで代用
できるため、特にノ（ターン設計上の配慮が会費ではな
い。
以上詳細に説明したように１本発明によれば。
微細パターンで負荷特性の良い絶縁ゲート臘半導体＊Ｗ
ｔの製造方法が得られるのでその効果は大きい。
ｔの製造方法が得られるのでその効果は大きい。
第１図は従来のインバータの一例の回路図、第２図は第
１図に示すインバータの入出力特性の一例の特性図、Ｉ
３図は従来のデプリーシ曽ン素子の負荷特性の一列の特
性図、第４図（ａ）〜（ｅ）は本発明の一実施例を説明
するための工程断面図、Ｉ５図は本発明によって製造し
たデプリーシーン素子の負荷特性の一例の特性図である
。 １・・・・・・ｐＨシリコン基板、２・・・・・・熱酸
化膜、３・・・・・・シリコン窒化膜、４・・・・・・
フォトレジストパターン、５・・・・・・矢印、６・・
・・・・チャンネルストツバ領域、７・・・・・・フォ
トレジストパターン、８・・・・・・７４−ルド酸化膜
、９・・・・・・ゲート酸化膜、１０・・・・・・矢印
、１１・・・・・・Ｎ１領域％ Ｑｔ・・・・・・デプ
リーシ欝ン素子、Ｑｔ・・・・・・エンハンスメン）１
１８子。
１図に示すインバータの入出力特性の一例の特性図、Ｉ
３図は従来のデプリーシ曽ン素子の負荷特性の一列の特
性図、第４図（ａ）〜（ｅ）は本発明の一実施例を説明
するための工程断面図、Ｉ５図は本発明によって製造し
たデプリーシーン素子の負荷特性の一例の特性図である
。 １・・・・・・ｐＨシリコン基板、２・・・・・・熱酸
化膜、３・・・・・・シリコン窒化膜、４・・・・・・
フォトレジストパターン、５・・・・・・矢印、６・・
・・・・チャンネルストツバ領域、７・・・・・・フォ
トレジストパターン、８・・・・・・７４−ルド酸化膜
、９・・・・・・ゲート酸化膜、１０・・・・・・矢印
、１１・・・・・・Ｎ１領域％ Ｑｔ・・・・・・デプ
リーシ欝ン素子、Ｑｔ・・・・・・エンハンスメン）１
１８子。
Claims (1)
- 【特許請求の範囲】 半導体基板の表面に絶縁膜を形成する工程と、前記絶縁
膜上に耐酸化性被膜を部分的に形成する工程と前記耐酸
化性被膜で覆われていない半導体基板の真面部分に前記
半導体基板と同一導電型の不純物を導入する工程と、前
記絶縁膜の一部を。 前記耐酸化性被膜をマスクとし。該耐酸化性被膜の端部
の下部までにわたシ除去する工程と、＃記耐酸化性被膜
をマスクとして前記手導体基板表面を酸化する工程とを
含む事を特徴とする絶縁ゲートｍ＋導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20653681A JPS58107675A (ja) | 1981-12-21 | 1981-12-21 | 絶縁ゲ−ト型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20653681A JPS58107675A (ja) | 1981-12-21 | 1981-12-21 | 絶縁ゲ−ト型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58107675A true JPS58107675A (ja) | 1983-06-27 |
Family
ID=16524986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20653681A Pending JPS58107675A (ja) | 1981-12-21 | 1981-12-21 | 絶縁ゲ−ト型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107675A (ja) |
-
1981
- 1981-12-21 JP JP20653681A patent/JPS58107675A/ja active Pending
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