JPH1197697A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- JPH1197697A JPH1197697A JP25802697A JP25802697A JPH1197697A JP H1197697 A JPH1197697 A JP H1197697A JP 25802697 A JP25802697 A JP 25802697A JP 25802697 A JP25802697 A JP 25802697A JP H1197697 A JPH1197697 A JP H1197697A
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Abstract
(57)【要約】
【課題】 寄生容量によるトランジスタの劣化を招くこ
となく、高電圧が印加されても絶縁破壊が起こり難く
し、十分に耐圧を高くすることが可能な絶縁ゲート型電
界効果トランジスタを提供する。 【解決手段】 ソース領域１１の外周とドレイン領域１
２の内周とは同一の中心点を持って円弧状に形成されて
いる。ソース領域１１の外周の半径ａとドレイン領域１
２の内周の半径ｂとの間にはａ＜ｂなる関係が成立して
いる。ゲート電極用配線２３とドレイン領域用配線２２
とソース領域用配線２１とは同一平面上または絶縁層を
介して複数の平面上に形成され、かつ互いに交差しない
ように構成されている。
となく、高電圧が印加されても絶縁破壊が起こり難く
し、十分に耐圧を高くすることが可能な絶縁ゲート型電
界効果トランジスタを提供する。 【解決手段】 ソース領域１１の外周とドレイン領域１
２の内周とは同一の中心点を持って円弧状に形成されて
いる。ソース領域１１の外周の半径ａとドレイン領域１
２の内周の半径ｂとの間にはａ＜ｂなる関係が成立して
いる。ゲート電極用配線２３とドレイン領域用配線２２
とソース領域用配線２１とは同一平面上または絶縁層を
介して複数の平面上に形成され、かつ互いに交差しない
ように構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型電界効
果トランジスタに関し、特に高耐圧の絶縁ゲート型電界
効果トランジスタに関する。
果トランジスタに関し、特に高耐圧の絶縁ゲート型電界
効果トランジスタに関する。
【０００２】
【従来の技術】従来、この種の絶縁ゲート型電界効果ト
ランジスタとしては、半導体基板上に形成する高耐圧の
絶縁ゲート型電界効果トランジスタ［以下、ＭＯＳＦＥ
Ｔ（Ｍｅｔａｌ Ｏｘｉｅｄ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）とする］が知られている。このＭＯＳＦＥＴについ
ては、特開昭５６−４２８１号公報（以下、参考文献１
とする）に開示されている。
ランジスタとしては、半導体基板上に形成する高耐圧の
絶縁ゲート型電界効果トランジスタ［以下、ＭＯＳＦＥ
Ｔ（Ｍｅｔａｌ Ｏｘｉｅｄ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）とする］が知られている。このＭＯＳＦＥＴについ
ては、特開昭５６−４２８１号公報（以下、参考文献１
とする）に開示されている。
【０００３】図８はそのＭＯＳＦＥＴの構成を示す図で
ある。図において、ｐ型の半導体基板６２１の表面に高
濃度のｎ型ドレイン領域６２２が円状に形成されてい
る。また、低濃度のｎ型領域６２３がドレイン領域６２
２を囲むようにその外周に接して浅くリング状に形成さ
れている。
ある。図において、ｐ型の半導体基板６２１の表面に高
濃度のｎ型ドレイン領域６２２が円状に形成されてい
る。また、低濃度のｎ型領域６２３がドレイン領域６２
２を囲むようにその外周に接して浅くリング状に形成さ
れている。
【０００４】さらに、その外側にリング状のゲート電極
６２５及びゲート絶縁膜６２６が、その外側にソース領
域６２４が夫々リング状に形成されている。さらにま
た、上記以外のｐ型基板６２１の表面には高濃度のｐ型
領域６２７と酸化膜６２８とが形成されている。
６２５及びゲート絶縁膜６２６が、その外側にソース領
域６２４が夫々リング状に形成されている。さらにま
た、上記以外のｐ型基板６２１の表面には高濃度のｐ型
領域６２７と酸化膜６２８とが形成されている。
【０００５】従来の矩形のＭＯＳＦＥＴでは、寄生トラ
ンジスタ効果を防ぐ目的で導入された高濃度のｐ型領域
とドレイン領域とが接する領域の高電界がブレークダウ
ンの原因となっている。そこで、図８に示すように、ド
レイン領域を内側に配置することによって、高濃度のｐ
型領域６２７とドレイン領域６２２とを完全に分離して
いる。
ンジスタ効果を防ぐ目的で導入された高濃度のｐ型領域
とドレイン領域とが接する領域の高電界がブレークダウ
ンの原因となっている。そこで、図８に示すように、ド
レイン領域を内側に配置することによって、高濃度のｐ
型領域６２７とドレイン領域６２２とを完全に分離して
いる。
【０００６】また、ドレイン領域６２２の内側に低濃度
のｎ型半導体領域６２３はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）領域であり、電界強度を低減す
る効果がある。したがって、矩形のＭＯＳＦＥＴに比べ
て高耐圧化されている。
のｎ型半導体領域６２３はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）領域であり、電界強度を低減す
る効果がある。したがって、矩形のＭＯＳＦＥＴに比べ
て高耐圧化されている。
【０００７】一方、他のＭＯＳＦＥＴとしては、絶縁性
基板上に薄膜半導体で形成する円形のＭＯＳＦＥＴが知
られている。このＭＯＳＦＥＴについては、“Ａｎ ａ
ｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ ＴＦＴ ｗｉｔｈ
ａｎｎｕｌａｒ−ｓｈａｐｅｄ ｃｈａｎｎｅｌ ａ
ｎｄ ｒｅｄｕｃｅｄ ｇａｔｅ−ｓｏｕｒｃｅ ｃａ
ｐａｃｉｔａｎｃｅ”（Ｙ．Ｈ．Ｂｙｕｎ ｅｔ ａ
ｌ．，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ Ｖｏｌ．４３，Ｎｏ．５，１９９６）（以
下、参考文献２とする）に開示されている。
基板上に薄膜半導体で形成する円形のＭＯＳＦＥＴが知
られている。このＭＯＳＦＥＴについては、“Ａｎ ａ
ｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ ＴＦＴ ｗｉｔｈ
ａｎｎｕｌａｒ−ｓｈａｐｅｄ ｃｈａｎｎｅｌ ａ
ｎｄ ｒｅｄｕｃｅｄ ｇａｔｅ−ｓｏｕｒｃｅ ｃａ
ｐａｃｉｔａｎｃｅ”（Ｙ．Ｈ．Ｂｙｕｎ ｅｔ ａ
ｌ．，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ Ｖｏｌ．４３，Ｎｏ．５，１９９６）（以
下、参考文献２とする）に開示されている。
【０００８】図９はこのＭＯＳＦＥＴの構成を示す模式
断面図である。このＭＯＳＦＥＴは絶縁性基板７３１の
上に、ゲート電極７３２と、第一層間絶縁膜７３３と、
アモルファスシリコン等の薄膜半導体７３４とを順に積
層し、図９に示すように、ドレイン領域７３５とソース
領域７３６とを同心円状に形成し、最後に第二層間絶縁
膜７３７を介してソース電極用配線７３８を接続して構
成されている。
断面図である。このＭＯＳＦＥＴは絶縁性基板７３１の
上に、ゲート電極７３２と、第一層間絶縁膜７３３と、
アモルファスシリコン等の薄膜半導体７３４とを順に積
層し、図９に示すように、ドレイン領域７３５とソース
領域７３６とを同心円状に形成し、最後に第二層間絶縁
膜７３７を介してソース電極用配線７３８を接続して構
成されている。
【０００９】上記のＭＯＳＦＥＴはゲート電極７３２と
ドレイン電極用配線７３９とソース電極用配線７３８と
によって外部に接続され、液晶ディスプレイやイメージ
センサの画素用のアナログスイッチや薄膜半導体集積回
路等の応用装置に組み入れられている。
ドレイン電極用配線７３９とソース電極用配線７３８と
によって外部に接続され、液晶ディスプレイやイメージ
センサの画素用のアナログスイッチや薄膜半導体集積回
路等の応用装置に組み入れられている。
【００１０】
【発明が解決しようとする課題】上述した従来のＭＯＳ
ＦＥＴでは、ソース−ドレイン間の耐圧をさらに高くす
るために、幾何学的な電界緩和の効果を利用してドレイ
ン端の電界を弱めることが望ましい。
ＦＥＴでは、ソース−ドレイン間の耐圧をさらに高くす
るために、幾何学的な電界緩和の効果を利用してドレイ
ン端の電界を弱めることが望ましい。
【００１１】しかしながら、参考文献１に記載された構
成ではドレイン領域を必ずソース領域の内側に形成する
必要があり、幾何学的な電界緩和の効果を利用すること
ができない。また、夫々の領域に絶縁膜とコンタクトホ
ールとを介して導電性材料を用いて配線する時、これら
の配線材料によって発生する寄生容量でトランジスタ性
能の劣化が発生することに対する対策については何ら記
載されていない。
成ではドレイン領域を必ずソース領域の内側に形成する
必要があり、幾何学的な電界緩和の効果を利用すること
ができない。また、夫々の領域に絶縁膜とコンタクトホ
ールとを介して導電性材料を用いて配線する時、これら
の配線材料によって発生する寄生容量でトランジスタ性
能の劣化が発生することに対する対策については何ら記
載されていない。
【００１２】また、参考文献２に記載された構成ではゲ
ート電極とドレイン電極用配線とソース電極用配線とが
互いに絶縁膜を介して交差しており、これらの配線間に
静電容量が発生するため、トランジスタ性能が劣化する
という問題がある。
ート電極とドレイン電極用配線とソース電極用配線とが
互いに絶縁膜を介して交差しており、これらの配線間に
静電容量が発生するため、トランジスタ性能が劣化する
という問題がある。
【００１３】この場合、これらの電極が交差する場所で
は高電圧による絶縁膜の破壊の危険があり、特に集積回
路や液晶ディスプレイの画素スイッチのように非常に多
数のトランジスタを要する応用装置においては、これら
の装置の歩留まりや信頼性を劣化させる原因となる。
は高電圧による絶縁膜の破壊の危険があり、特に集積回
路や液晶ディスプレイの画素スイッチのように非常に多
数のトランジスタを要する応用装置においては、これら
の装置の歩留まりや信頼性を劣化させる原因となる。
【００１４】さらに、矩形のＭＯＳＦＥＴと円形のＭＯ
ＳＦＥＴとを夫々一定面積の領域に形成した時、どちら
のＭＯＳＦＥＴの方がドレイン電流を多く流せるかとい
う観点からの性能比較については何ら記載がない。
ＳＦＥＴとを夫々一定面積の領域に形成した時、どちら
のＭＯＳＦＥＴの方がドレイン電流を多く流せるかとい
う観点からの性能比較については何ら記載がない。
【００１５】以上に説明したように、従来の円形のＭＯ
ＳＦＥＴでは、寄生容量によるトランジスタ性能の劣化
に対する対策がなく、また一定面積の領域に矩形のＭＯ
ＳＦＥＴと円形のＭＯＳＦＥＴとを形成した時、円形の
ＭＯＳＦＥＴの方が矩形のＭＯＳＦＥＴに対してドレイ
ン電流が多いかどうか明らかでない。
ＳＦＥＴでは、寄生容量によるトランジスタ性能の劣化
に対する対策がなく、また一定面積の領域に矩形のＭＯ
ＳＦＥＴと円形のＭＯＳＦＥＴとを形成した時、円形の
ＭＯＳＦＥＴの方が矩形のＭＯＳＦＥＴに対してドレイ
ン電流が多いかどうか明らかでない。
【００１６】また、参考文献１に記載のＭＯＳＦＥＴで
は、幾何学的な電界緩和の効果を利用することができ
ず、参考文献２のＭＯＳＦＥＴでは配線が交差する場所
で絶縁破壊の危険があるという問題もある。
は、幾何学的な電界緩和の効果を利用することができ
ず、参考文献２のＭＯＳＦＥＴでは配線が交差する場所
で絶縁破壊の危険があるという問題もある。
【００１７】そこで、本発明の目的は上記の問題点を解
消し、寄生容量によるトランジスタの劣化を招くことな
く、高電圧が印加されても絶縁破壊が起こり難くするこ
とができ、十分に耐圧を高くすることができるＭＯＳＦ
ＥＴを提供することにある。
消し、寄生容量によるトランジスタの劣化を招くことな
く、高電圧が印加されても絶縁破壊が起こり難くするこ
とができ、十分に耐圧を高くすることができるＭＯＳＦ
ＥＴを提供することにある。
【００１８】
【課題を解決するための手段】本発明による絶縁ゲート
型電界効果トランジスタは、絶縁性基板上に薄膜半導体
で形成されかつ同一の中心点を持って円弧状に形成され
た第一及び第二の端部を含むチャネル領域と、前記第一
の端部に高濃度の不純物を導入して形成したドレイン領
域と、前記第二の端部に高濃度の不純物を導入して形成
したソース領域と、前記チャネル領域の上部及び下部の
いずれか一方に絶縁層を介して形成したゲート電極とを
備え、前記ソース領域の外周の半径が前記ドレイン領域
の内周の半径より小なる関係を持ちかつ前記ゲート電極
用の配線パターンと前記ドレイン領域に接続される配線
用の電極パターンと前記ソース領域に接続される配線用
の電極パターンとが互いに交差しないよう構成してい
る。
型電界効果トランジスタは、絶縁性基板上に薄膜半導体
で形成されかつ同一の中心点を持って円弧状に形成され
た第一及び第二の端部を含むチャネル領域と、前記第一
の端部に高濃度の不純物を導入して形成したドレイン領
域と、前記第二の端部に高濃度の不純物を導入して形成
したソース領域と、前記チャネル領域の上部及び下部の
いずれか一方に絶縁層を介して形成したゲート電極とを
備え、前記ソース領域の外周の半径が前記ドレイン領域
の内周の半径より小なる関係を持ちかつ前記ゲート電極
用の配線パターンと前記ドレイン領域に接続される配線
用の電極パターンと前記ソース領域に接続される配線用
の電極パターンとが互いに交差しないよう構成してい
る。
【００１９】すなわち、本発明の第１の絶縁ゲート型電
界効果トランジスタは、ソース領域の外周とドレイン領
域の内周とが同一の中心点を持って円弧状に形成され、
ソース領域の外周の半径ａとドレイン領域の内周の半径
ｂとの間にａ＜ｂなる関係が成立し、ゲート電極用の配
線パターンとドレイン領域に接続される配線用の電極パ
ターンとソース領域に接続される配線用の電極パターン
とが同一平面上または絶縁層を介して複数の平面上に形
成され、それらの電極パターンが互いに交差しないよう
構成している。
界効果トランジスタは、ソース領域の外周とドレイン領
域の内周とが同一の中心点を持って円弧状に形成され、
ソース領域の外周の半径ａとドレイン領域の内周の半径
ｂとの間にａ＜ｂなる関係が成立し、ゲート電極用の配
線パターンとドレイン領域に接続される配線用の電極パ
ターンとソース領域に接続される配線用の電極パターン
とが同一平面上または絶縁層を介して複数の平面上に形
成され、それらの電極パターンが互いに交差しないよう
構成している。
【００２０】本発明の第２の絶縁ゲート型電界効果トラ
ンジスタはドレイン領域とチャネル領域との間に、ドレ
イン領域の不純物濃度よりも低濃度の不純物を含む円弧
状の領域を備えるよう構成している。
ンジスタはドレイン領域とチャネル領域との間に、ドレ
イン領域の不純物濃度よりも低濃度の不純物を含む円弧
状の領域を備えるよう構成している。
【００２１】本発明の第３の絶縁ゲート型電界効果トラ
ンジスタはドレイン領域とチャネル領域との間に、第一
の絶縁層を介してその上部または下部にゲート電極が存
在しない円弧状の領域を備えるよう構成している。
ンジスタはドレイン領域とチャネル領域との間に、第一
の絶縁層を介してその上部または下部にゲート電極が存
在しない円弧状の領域を備えるよう構成している。
【００２２】本発明の第４の絶縁ゲート型電界効果トラ
ンジスタはゲート電極が存在しない円弧状の領域の上部
または下部に、第一の絶縁層よりも厚い第二の絶縁層を
介して第二のゲート電極を備えるよう構成している。
ンジスタはゲート電極が存在しない円弧状の領域の上部
または下部に、第一の絶縁層よりも厚い第二の絶縁層を
介して第二のゲート電極を備えるよう構成している。
【００２３】本発明の第５の絶縁ゲート型電界効果トラ
ンジスタはソース領域の外周の半径ａとドレイン領域の
内周の半径ｂとの間に、ｂ2 ／（ｂ−ａ）＜２π（ｂ−
ａ）／ｌｎ（ｂ／ａ）なる関係が成立するよう構成して
いる。
ンジスタはソース領域の外周の半径ａとドレイン領域の
内周の半径ｂとの間に、ｂ2 ／（ｂ−ａ）＜２π（ｂ−
ａ）／ｌｎ（ｂ／ａ）なる関係が成立するよう構成して
いる。
【００２４】上記のように構成することで、ドレイン領
域の内周では電界が幾何学的に緩和されるので、十分に
耐圧を高くすることが可能となる。また、ＭＯＳＦＥＴ
の三端子に接続された配線が同一平面上に形成されるの
で、寄生トランジスタ効果が生じない。この場合、これ
らの配線は絶縁層を介して交差しないため、高電圧が印
加されても絶縁破壊が起こり難い。
域の内周では電界が幾何学的に緩和されるので、十分に
耐圧を高くすることが可能となる。また、ＭＯＳＦＥＴ
の三端子に接続された配線が同一平面上に形成されるの
で、寄生トランジスタ効果が生じない。この場合、これ
らの配線は絶縁層を介して交差しないため、高電圧が印
加されても絶縁破壊が起こり難い。
【００２５】さらに、これらの配線間の静電容量は小さ
いため、このＭＯＳＦＥＴで構成した電子回路の性能劣
化を低減することが可能となり、高速の回路動作が可能
になる。さらにまた、ＭＯＳＦＥＴの製造工程で配線材
料の成膜工程とパターニング工程とが夫々一回で済み、
製造コストの低減を図ることが可能となる。
いため、このＭＯＳＦＥＴで構成した電子回路の性能劣
化を低減することが可能となり、高速の回路動作が可能
になる。さらにまた、ＭＯＳＦＥＴの製造工程で配線材
料の成膜工程とパターニング工程とが夫々一回で済み、
製造コストの低減を図ることが可能となる。
【００２６】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１（ａ）は本発明の第一の実
施例の構成を示す平面図であり、図１（ｂ）は図１
（ａ）のＡＡ断面図である。
面を参照して説明する。図１（ａ）は本発明の第一の実
施例の構成を示す平面図であり、図１（ｂ）は図１
（ａ）のＡＡ断面図である。
【００２７】これらの図において、本発明の第一の実施
例による絶縁ゲート型電界効果トランジスタ（以下、Ｍ
ＯＳＦＥＴとする）は、絶縁性基板１０の上にアモルフ
ァスシリコンあるいは多結晶シリコン等の薄膜半導体２
０を用いて、同心円状に内側からソース領域１１、チャ
ネル領域１４、ドレイン領域１２が順に形成されてい
る。
例による絶縁ゲート型電界効果トランジスタ（以下、Ｍ
ＯＳＦＥＴとする）は、絶縁性基板１０の上にアモルフ
ァスシリコンあるいは多結晶シリコン等の薄膜半導体２
０を用いて、同心円状に内側からソース領域１１、チャ
ネル領域１４、ドレイン領域１２が順に形成されてい
る。
【００２８】薄膜半導体２０は絶縁性基板１０上の点線
で示す領域に島状に形成され、図示せぬ隣接するＭＯＳ
ＦＥＴ等の素子の薄膜半導体とは分離されている。チャ
ネル領域１４はゲート電極用配線２３を通じてゲート電
極１３に電圧を印加することによって、第一層間絶縁膜
１６を介してゲート電極１３に対応する場所の薄膜半導
体２０を反転して形成される。
で示す領域に島状に形成され、図示せぬ隣接するＭＯＳ
ＦＥＴ等の素子の薄膜半導体とは分離されている。チャ
ネル領域１４はゲート電極用配線２３を通じてゲート電
極１３に電圧を印加することによって、第一層間絶縁膜
１６を介してゲート電極１３に対応する場所の薄膜半導
体２０を反転して形成される。
【００２９】ソース領域１１とドレイン領域１２とはソ
ース領域用コンタクト３１及びドレイン電極用コンタク
ト３２を介して夫々ソース領域用配線２１及びドレイン
電極用配線２２に接続され、これらの配線によってＭＯ
ＳＦＥＴの各端子が外部に接続される。ゲート電極用配
線２３を含むこれらの配線は、図１（ｂ）に示すよう
に、第一層間絶縁膜１６の上の同一平面上で互いに交差
しないように形成されている。
ース領域用コンタクト３１及びドレイン電極用コンタク
ト３２を介して夫々ソース領域用配線２１及びドレイン
電極用配線２２に接続され、これらの配線によってＭＯ
ＳＦＥＴの各端子が外部に接続される。ゲート電極用配
線２３を含むこれらの配線は、図１（ｂ）に示すよう
に、第一層間絶縁膜１６の上の同一平面上で互いに交差
しないように形成されている。
【００３０】この図１を参照して本発明の第一の実施例
によるＭＯＳＦＥＴの動作について説明する。このＭＯ
ＳＦＥＴがトランジスタとして機能する動作原理は従来
と同様である。但し、本発明の第一の実施例によるＭＯ
ＳＦＥＴには以下のような特徴がある。
によるＭＯＳＦＥＴの動作について説明する。このＭＯ
ＳＦＥＴがトランジスタとして機能する動作原理は従来
と同様である。但し、本発明の第一の実施例によるＭＯ
ＳＦＥＴには以下のような特徴がある。
【００３１】まず、本発明の第一の実施例によるＭＯＳ
ＦＥＴにおける電界緩和の効果について説明する。図１
において、ａは夫々ソース領域１１の外周の半径を、ｂ
はドレイン領域１２の内周の半径を夫々表している。ソ
ース領域１１の外周での電界強度Ｅａとドレイン領域１
２の内周での電界強度Ｅｂとの比は、 Ｅｂ／Ｅａ＝ａ／ｂ ……（１） という式で与えられる。
ＦＥＴにおける電界緩和の効果について説明する。図１
において、ａは夫々ソース領域１１の外周の半径を、ｂ
はドレイン領域１２の内周の半径を夫々表している。ソ
ース領域１１の外周での電界強度Ｅａとドレイン領域１
２の内周での電界強度Ｅｂとの比は、 Ｅｂ／Ｅａ＝ａ／ｂ ……（１） という式で与えられる。
【００３２】これはドレイン領域１２の内側がソース領
域１１の外側よりも電界強度が低くなることを示してお
り、幾何学的に電界が緩和されていることがわかる。ド
レイン端での電界が緩和されると、ドレイン−ソース間
によって高い電圧を印加することができ、このようなＭ
ＯＳＦＥＴを高耐圧の応用装置に利用することができる
ようになる。
域１１の外側よりも電界強度が低くなることを示してお
り、幾何学的に電界が緩和されていることがわかる。ド
レイン端での電界が緩和されると、ドレイン−ソース間
によって高い電圧を印加することができ、このようなＭ
ＯＳＦＥＴを高耐圧の応用装置に利用することができる
ようになる。
【００３３】続いて、本発明の第一の実施例によるＭＯ
ＳＦＥＴの三端子に接続された配線が同一平面状に形成
されることの利点について説明する。これらの配線は図
示せぬ隣接するＭＯＳＦＥＴ等の素子と接続されること
があるが、薄膜半導体２０を島状に形成しているので、
これらの配線の下部または上部に半導体層は存在しな
い。したがって、本発明の第一の実施例によるＭＯＳＦ
ＥＴでは寄生トランジスタ効果は生じない。
ＳＦＥＴの三端子に接続された配線が同一平面状に形成
されることの利点について説明する。これらの配線は図
示せぬ隣接するＭＯＳＦＥＴ等の素子と接続されること
があるが、薄膜半導体２０を島状に形成しているので、
これらの配線の下部または上部に半導体層は存在しな
い。したがって、本発明の第一の実施例によるＭＯＳＦ
ＥＴでは寄生トランジスタ効果は生じない。
【００３４】また、これらの配線は絶縁層を介して交差
していないため、高電圧が印加されても絶縁破壊が起こ
り難くなる。さらに、これらの配線間の静電容量は小さ
いため、このＭＯＳＦＥＴで構成した電子回路の性能劣
化を低減することができる。つまり、高速の回路動作が
可能になる。さらにまた、ＭＯＳＦＥＴの製造工程で配
線材料の成膜工程とパターニング工程とが夫々一回で済
み、製造コストが低減される。
していないため、高電圧が印加されても絶縁破壊が起こ
り難くなる。さらに、これらの配線間の静電容量は小さ
いため、このＭＯＳＦＥＴで構成した電子回路の性能劣
化を低減することができる。つまり、高速の回路動作が
可能になる。さらにまた、ＭＯＳＦＥＴの製造工程で配
線材料の成膜工程とパターニング工程とが夫々一回で済
み、製造コストが低減される。
【００３５】図２（ａ）は本発明の第二の実施例の構成
を示す平面図であり、図２（ｂ）は図２（ａ）のＢＢ断
面図である。これらの図において、本発明の第二の実施
例によるＭＯＳＦＥＴは、絶縁性基板１１０の上にアモ
ルファスシリコンあるいは多結晶シリコン等の薄膜半導
体１２０を用いて、同心円状に内側からソース領域１１
１、チャネル領域１１４、ＬＤＤ領域１１５、ドレイン
領域１１２が順に形成されている。
を示す平面図であり、図２（ｂ）は図２（ａ）のＢＢ断
面図である。これらの図において、本発明の第二の実施
例によるＭＯＳＦＥＴは、絶縁性基板１１０の上にアモ
ルファスシリコンあるいは多結晶シリコン等の薄膜半導
体１２０を用いて、同心円状に内側からソース領域１１
１、チャネル領域１１４、ＬＤＤ領域１１５、ドレイン
領域１１２が順に形成されている。
【００３６】薄膜半導体１２０は絶縁性基板１１０上の
点線で示す領域に島状に形成され、図示せぬ隣接するＭ
ＯＳＦＥＴ等の素子の薄膜半導体とは分離されている。
チャネル領域１１４はゲート電極用配線１２３を通じて
ゲート電極１１３に電圧を印加することによって、第一
層間絶縁膜１１６を介してゲート電極１１３に対応する
場所の薄膜半導体１２０を反転して形成される。
点線で示す領域に島状に形成され、図示せぬ隣接するＭ
ＯＳＦＥＴ等の素子の薄膜半導体とは分離されている。
チャネル領域１１４はゲート電極用配線１２３を通じて
ゲート電極１１３に電圧を印加することによって、第一
層間絶縁膜１１６を介してゲート電極１１３に対応する
場所の薄膜半導体１２０を反転して形成される。
【００３７】ソース領域１１１とドレイン領域１１２と
はソース領域用コンタクト１３１及びドレイン電極用コ
ンタクト１３２を介して夫々ソース領域用配線１２１及
びドレイン電極用配線１２２に接続され、これらの配線
によってＭＯＳＦＥＴの各端子が外部に接続される。ゲ
ート電極用配線１２３を含むこれらの配線は、図２
（ｂ）に示すように、第一層間絶縁膜１１６の上の同一
平面上で互いに交差しないように形成されている。
はソース領域用コンタクト１３１及びドレイン電極用コ
ンタクト１３２を介して夫々ソース領域用配線１２１及
びドレイン電極用配線１２２に接続され、これらの配線
によってＭＯＳＦＥＴの各端子が外部に接続される。ゲ
ート電極用配線１２３を含むこれらの配線は、図２
（ｂ）に示すように、第一層間絶縁膜１１６の上の同一
平面上で互いに交差しないように形成されている。
【００３８】ＬＤＤ領域１１５はドレイン領域１１２と
チャネル領域１１４との境界に設けられており、このＬ
ＤＤ領域１１５は、例えばゲート電極１１３をマスクと
して低濃度の不純物をイオン注入する工程によって形成
することができる。
チャネル領域１１４との境界に設けられており、このＬ
ＤＤ領域１１５は、例えばゲート電極１１３をマスクと
して低濃度の不純物をイオン注入する工程によって形成
することができる。
【００３９】このようなＬＤＤ領域１１５があると、こ
の領域で空乏層が広がり易くなり、さらにドレイン端で
の電界が緩和される。したがって、上述した幾何学的な
電界緩和の効果と合わせて、さらにソース−ドレイン耐
圧を高めることができる。
の領域で空乏層が広がり易くなり、さらにドレイン端で
の電界が緩和される。したがって、上述した幾何学的な
電界緩和の効果と合わせて、さらにソース−ドレイン耐
圧を高めることができる。
【００４０】図３（ａ）は本発明の第三の実施例の構成
を示す平面図であり、図３（ｂ）は図３（ａ）のＣＣ断
面図である。これらの図において、本発明の第三の実施
例によるＭＯＳＦＥＴは、絶縁性基板２１０の上にアモ
ルファスシリコンあるいは多結晶シリコン等の薄膜半導
体２２０を用いて、同心円状に内側からソース領域２１
１、チャネル領域２１４、オフセット領域２１８、ドレ
イン領域２１２が順に形成されている。
を示す平面図であり、図３（ｂ）は図３（ａ）のＣＣ断
面図である。これらの図において、本発明の第三の実施
例によるＭＯＳＦＥＴは、絶縁性基板２１０の上にアモ
ルファスシリコンあるいは多結晶シリコン等の薄膜半導
体２２０を用いて、同心円状に内側からソース領域２１
１、チャネル領域２１４、オフセット領域２１８、ドレ
イン領域２１２が順に形成されている。
【００４１】薄膜半導体２２０は絶縁性基板２１０上の
点線で示す領域に島状に形成され、図示せぬ隣接するＭ
ＯＳＦＥＴ等の素子の薄膜半導体とは分離されている。
チャネル領域２１４はゲート電極用配線２２３を通じて
ゲート電極２１３に電圧を印加することによって、第一
層間絶縁膜２１６を介してゲート電極２１３に対応する
場所の薄膜半導体２２０を反転して形成される。
点線で示す領域に島状に形成され、図示せぬ隣接するＭ
ＯＳＦＥＴ等の素子の薄膜半導体とは分離されている。
チャネル領域２１４はゲート電極用配線２２３を通じて
ゲート電極２１３に電圧を印加することによって、第一
層間絶縁膜２１６を介してゲート電極２１３に対応する
場所の薄膜半導体２２０を反転して形成される。
【００４２】ソース領域２１１とドレイン領域２１２と
はソース領域用コンタクト２３１及びドレイン電極用コ
ンタクト２３２を介して夫々ソース領域用配線２２１及
びドレイン電極用配線２２２に接続され、これらの配線
によってＭＯＳＦＥＴの各端子が外部に接続される。ゲ
ート電極用配線２２３を含むこれらの配線は、図３
（ｂ）に示すように、第一層間絶縁膜２１６の上の同一
平面上で互いに交差しないように形成されている。
はソース領域用コンタクト２３１及びドレイン電極用コ
ンタクト２３２を介して夫々ソース領域用配線２２１及
びドレイン電極用配線２２２に接続され、これらの配線
によってＭＯＳＦＥＴの各端子が外部に接続される。ゲ
ート電極用配線２２３を含むこれらの配線は、図３
（ｂ）に示すように、第一層間絶縁膜２１６の上の同一
平面上で互いに交差しないように形成されている。
【００４３】オフセット領域２１８はドレイン領域２１
２とチャネル領域２１４との境界に設けられており、こ
のオフセット領域２１８はチャネル領域２１４と同時に
形成され、チャネル領域２１４との違いは上部にゲート
電極２１３が存在するか否かのみである。
２とチャネル領域２１４との境界に設けられており、こ
のオフセット領域２１８はチャネル領域２１４と同時に
形成され、チャネル領域２１４との違いは上部にゲート
電極２１３が存在するか否かのみである。
【００４４】このようなオフセット領域２１８がある
と、この領域で空乏層が広がり易くなり、ドレイン端で
の電界が緩和される。したがって、上述した幾何学的な
電界緩和の効果と合わせて、さらにソース−ドレイン耐
圧を高めることができる。但し、本発明の第三の実施例
ではオフセット領域２１８によって本発明の第一の実施
例に比べてオン電流が減少するという不利な点がある。
つまり、応用装置の要求性能に応じて、耐圧を優先する
かオン電流を優先するかで、本発明の第一の実施例によ
るＭＯＳＦＥＴを選択するか、あるいは本発明の第三の
実施例によるＭＯＳＦＥＴを選択すればよい。
と、この領域で空乏層が広がり易くなり、ドレイン端で
の電界が緩和される。したがって、上述した幾何学的な
電界緩和の効果と合わせて、さらにソース−ドレイン耐
圧を高めることができる。但し、本発明の第三の実施例
ではオフセット領域２１８によって本発明の第一の実施
例に比べてオン電流が減少するという不利な点がある。
つまり、応用装置の要求性能に応じて、耐圧を優先する
かオン電流を優先するかで、本発明の第一の実施例によ
るＭＯＳＦＥＴを選択するか、あるいは本発明の第三の
実施例によるＭＯＳＦＥＴを選択すればよい。
【００４５】図４（ａ）は本発明の第四の実施例の構成
を示す平面図であり、図４（ｂ）は図４（ａ）のＤＤ断
面図である。これらの図において、本発明の第四の実施
例によるＭＯＳＦＥＴは、絶縁性基板３１０の上にアモ
ルファスシリコンあるいは多結晶シリコン等の薄膜半導
体３２０を用いて、同心円状に内側からソース領域３１
１、チャネル領域３１４、オフセット領域３１８、ドレ
イン領域３１２が順に形成されている。
を示す平面図であり、図４（ｂ）は図４（ａ）のＤＤ断
面図である。これらの図において、本発明の第四の実施
例によるＭＯＳＦＥＴは、絶縁性基板３１０の上にアモ
ルファスシリコンあるいは多結晶シリコン等の薄膜半導
体３２０を用いて、同心円状に内側からソース領域３１
１、チャネル領域３１４、オフセット領域３１８、ドレ
イン領域３１２が順に形成されている。
【００４６】薄膜半導体３２０は絶縁性基板３１０上の
点線で示す領域に島状に形成され、図示せぬ隣接するＭ
ＯＳＦＥＴ等の素子の薄膜半導体とは分離されている。
チャネル領域３１４はゲート電極用配線３２３を通じて
ゲート電極３１３に電圧を印加することによって、第一
層間絶縁膜３１６を介してゲート電極３１３に対応する
場所の薄膜半導体３２０を反転して形成される。
点線で示す領域に島状に形成され、図示せぬ隣接するＭ
ＯＳＦＥＴ等の素子の薄膜半導体とは分離されている。
チャネル領域３１４はゲート電極用配線３２３を通じて
ゲート電極３１３に電圧を印加することによって、第一
層間絶縁膜３１６を介してゲート電極３１３に対応する
場所の薄膜半導体３２０を反転して形成される。
【００４７】ソース領域３１１とドレイン領域３１２と
はソース領域用コンタクト３３１及びドレイン電極用コ
ンタクト３３２を介して夫々ソース領域用配線３２１及
びドレイン電極用配線３２２に接続され、これらの配線
によってＭＯＳＦＥＴの各端子が外部に接続される。ゲ
ート電極用配線３２３を含むこれらの配線は、図４
（ｂ）に示すように、第一層間絶縁膜３１６の上の同一
平面上で互いに交差しないように形成されている。
はソース領域用コンタクト３３１及びドレイン電極用コ
ンタクト３３２を介して夫々ソース領域用配線３２１及
びドレイン電極用配線３２２に接続され、これらの配線
によってＭＯＳＦＥＴの各端子が外部に接続される。ゲ
ート電極用配線３２３を含むこれらの配線は、図４
（ｂ）に示すように、第一層間絶縁膜３１６の上の同一
平面上で互いに交差しないように形成されている。
【００４８】サブゲート電極３１９は第二の層間絶縁膜
３１７を介してオフセット領域３１８の上部に設けられ
ており、サブゲート電極３１９に十分高い電圧を印加す
ると、第三の実施例ではオフセット領域２１８だった領
域３１８がチャネル領域３１４の一部と同等になり、サ
ブゲート電極３１９に印加する電圧が低い場合にはその
領域３１８が第三の実施例のオフセット領域２１８と同
等になる。つまり、サブゲート電極３１９の電位を制御
することによって、オフ時の耐圧を高め、オン時のドレ
イン電流の低減を防ぐことができる。
３１７を介してオフセット領域３１８の上部に設けられ
ており、サブゲート電極３１９に十分高い電圧を印加す
ると、第三の実施例ではオフセット領域２１８だった領
域３１８がチャネル領域３１４の一部と同等になり、サ
ブゲート電極３１９に印加する電圧が低い場合にはその
領域３１８が第三の実施例のオフセット領域２１８と同
等になる。つまり、サブゲート電極３１９の電位を制御
することによって、オフ時の耐圧を高め、オン時のドレ
イン電流の低減を防ぐことができる。
【００４９】以上に説明した実施例は全てプレーナ型Ｍ
ＯＳＦＥＴに関するものであるが、本発明のＭＯＳＦＥ
Ｔはこれに限るものではない。即ち、順スタガ型、逆ス
タガ型のＭＯＳＦＥＴに本発明を適応しても同様の効果
が得られる。
ＯＳＦＥＴに関するものであるが、本発明のＭＯＳＦＥ
Ｔはこれに限るものではない。即ち、順スタガ型、逆ス
タガ型のＭＯＳＦＥＴに本発明を適応しても同様の効果
が得られる。
【００５０】図５（ａ）は本発明の第五の実施例の構成
を示す平面図であり、図５（ｂ）は図５（ａ）のＥＥ断
面図である。これらの図において、本発明の第五の実施
例は順スタガ型ＭＯＳＦＥＴに上述した本発明の構成を
適用した例を示している。
を示す平面図であり、図５（ｂ）は図５（ａ）のＥＥ断
面図である。これらの図において、本発明の第五の実施
例は順スタガ型ＭＯＳＦＥＴに上述した本発明の構成を
適用した例を示している。
【００５１】これらの図において、本発明の第五の実施
例によるＭＯＳＦＥＴは、絶縁性基板４１０の上にアモ
ルファスシリコンあるいは多結晶シリコン等の薄膜半導
体４２０を用いて、同心円状に内側からソース領域４１
１、チャネル領域４１４、ドレイン領域４１２が順に形
成されている。
例によるＭＯＳＦＥＴは、絶縁性基板４１０の上にアモ
ルファスシリコンあるいは多結晶シリコン等の薄膜半導
体４２０を用いて、同心円状に内側からソース領域４１
１、チャネル領域４１４、ドレイン領域４１２が順に形
成されている。
【００５２】薄膜半導体４２０は絶縁性基板４１０上の
点線で示す領域に島状に形成され、図示せぬ隣接するＭ
ＯＳＦＥＴ等の素子の薄膜半導体とは分離されている。
チャネル領域４１４はゲート電極用配線４２３を通じて
ゲート電極４１３に電圧を印加することによって、第一
層間絶縁膜４１６を介してゲート電極４１３に対応する
場所の薄膜半導体４２０を反転して形成される。
点線で示す領域に島状に形成され、図示せぬ隣接するＭ
ＯＳＦＥＴ等の素子の薄膜半導体とは分離されている。
チャネル領域４１４はゲート電極用配線４２３を通じて
ゲート電極４１３に電圧を印加することによって、第一
層間絶縁膜４１６を介してゲート電極４１３に対応する
場所の薄膜半導体４２０を反転して形成される。
【００５３】ソース領域４１１及びドレイン領域４１２
には夫々ソース領域用配線４２１及びドレイン電極用配
線４２２が直接接続され、これらの配線によってＭＯＳ
ＦＥＴの各端子が外部に接続される。ゲート電極用配線
４２３を含むこれらの配線は、図５（ｂ）に示すよう
に、第一層間絶縁膜４１６を介して複数の平面上で互い
に交差しないように形成されている。
には夫々ソース領域用配線４２１及びドレイン電極用配
線４２２が直接接続され、これらの配線によってＭＯＳ
ＦＥＴの各端子が外部に接続される。ゲート電極用配線
４２３を含むこれらの配線は、図５（ｂ）に示すよう
に、第一層間絶縁膜４１６を介して複数の平面上で互い
に交差しないように形成されている。
【００５４】図６（ａ）は本発明の第六の実施例の構成
を示す平面図であり、図６（ｂ）は図６（ａ）のＦＦ断
面図である。これらの図において、本発明の第六の実施
例は逆スタガ型ＭＯＳＦＥＴに上述した本発明の構成を
適用した例を示している。
を示す平面図であり、図６（ｂ）は図６（ａ）のＦＦ断
面図である。これらの図において、本発明の第六の実施
例は逆スタガ型ＭＯＳＦＥＴに上述した本発明の構成を
適用した例を示している。
【００５５】これらの図において、本発明の第六の実施
例によるＭＯＳＦＥＴは、絶縁性基板５１０の上にアモ
ルファスシリコンあるいは多結晶シリコン等の薄膜半導
体５２０を用いて、同心円状に内側からソース領域５１
１、チャネル領域５１４、ドレイン領域５１２が順に形
成されている。
例によるＭＯＳＦＥＴは、絶縁性基板５１０の上にアモ
ルファスシリコンあるいは多結晶シリコン等の薄膜半導
体５２０を用いて、同心円状に内側からソース領域５１
１、チャネル領域５１４、ドレイン領域５１２が順に形
成されている。
【００５６】薄膜半導体５２０は絶縁性基板５１０上の
点線で示す領域に島状に形成され、図示せぬ隣接するＭ
ＯＳＦＥＴ等の素子の薄膜半導体とは分離されている。
チャネル領域５１４はゲート電極用配線５２３を通じて
ゲート電極５１３に電圧を印加することによって、第一
層間絶縁膜５１６を介してゲート電極１３に対応する場
所の薄膜半導体５２０を反転して形成される。
点線で示す領域に島状に形成され、図示せぬ隣接するＭ
ＯＳＦＥＴ等の素子の薄膜半導体とは分離されている。
チャネル領域５１４はゲート電極用配線５２３を通じて
ゲート電極５１３に電圧を印加することによって、第一
層間絶縁膜５１６を介してゲート電極１３に対応する場
所の薄膜半導体５２０を反転して形成される。
【００５７】ソース領域５１１及びドレイン領域５１２
は夫々ソース領域用配線５２１及びドレイン電極用配線
５２２に直接接続され、これらの配線によってＭＯＳＦ
ＥＴの各端子が外部に接続される。ゲート電極用配線５
２３を含むこれらの配線は、図６（ｂ）に示すように、
第一層間絶縁膜５１６を介して複数の平面上で互いに交
差しないように形成されている。
は夫々ソース領域用配線５２１及びドレイン電極用配線
５２２に直接接続され、これらの配線によってＭＯＳＦ
ＥＴの各端子が外部に接続される。ゲート電極用配線５
２３を含むこれらの配線は、図６（ｂ）に示すように、
第一層間絶縁膜５１６を介して複数の平面上で互いに交
差しないように形成されている。
【００５８】これら図５及び図６において、本発明の第
五の実施例及び本発明の第六の実施例はソース領域用配
線及びドレイン領域用配線が層間絶縁膜を挟んでゲート
電極の反対側にある以外は図１に示す本発明の一実施例
と同様の構成となっている。
五の実施例及び本発明の第六の実施例はソース領域用配
線及びドレイン領域用配線が層間絶縁膜を挟んでゲート
電極の反対側にある以外は図１に示す本発明の一実施例
と同様の構成となっている。
【００５９】本発明の第五の実施例及び本発明の第六の
実施例ではソース領域用配線及びドレイン領域用配線を
層間絶縁膜を挟んでゲート電極の反対側に設けており、
ゲート電極４１３，５１３と半導体層４２０，５２０と
の位置関係はゲート電極４１３，５１３が図５では上側
に、図６では下側に夫々形成されている。
実施例ではソース領域用配線及びドレイン領域用配線を
層間絶縁膜を挟んでゲート電極の反対側に設けており、
ゲート電極４１３，５１３と半導体層４２０，５２０と
の位置関係はゲート電極４１３，５１３が図５では上側
に、図６では下側に夫々形成されている。
【００６０】本発明の第五の実施例及び本発明の第六の
実施例によるＭＯＳＦＥＴの動作及びその効果は本発明
の第一の実施例によるＭＯＳＦＥＴと同様である。但
し、第五の実施例及び本発明の第六の実施例ではソース
領域用配線とドレイン領域用配線とが層間絶縁膜を挟ん
でゲート電極と交差するようにすることもできる。
実施例によるＭＯＳＦＥＴの動作及びその効果は本発明
の第一の実施例によるＭＯＳＦＥＴと同様である。但
し、第五の実施例及び本発明の第六の実施例ではソース
領域用配線とドレイン領域用配線とが層間絶縁膜を挟ん
でゲート電極と交差するようにすることもできる。
【００６１】こうして生じる静電容量は負荷となり、回
路の高速動作に不利となるので、回路の高速動作とって
は望ましくない。しかしながら、仮にこうして生じる静
電容量を積極的に利用したい場合には、配線が交差する
領域の形状と層間絶縁膜の厚さとを調整することによっ
て、所望の静電容量を形成することも可能である。
路の高速動作に不利となるので、回路の高速動作とって
は望ましくない。しかしながら、仮にこうして生じる静
電容量を積極的に利用したい場合には、配線が交差する
領域の形状と層間絶縁膜の厚さとを調整することによっ
て、所望の静電容量を形成することも可能である。
【００６２】次に、本発明のＭＯＳＦＥＴをある一定面
積の領域に形成した時のドレイン電流について考察し、
一般の矩形のＭＯＳＦＥＴと比較することとする。第一
に、円形のＭＯＳＦＥＴの飽和領域でのドレイン電流Ｉ
ｄは、簡単な解析の結果、次式で与えられる。すなわ
ち、Ｃｏをゲート容量、μをキャリア移動度、ＶG をゲ
ート電圧、ＶT をしきい値電圧とすると、 Ｉｄ＝１／２［Ｃｏ・μ・２π／ｌｎ（ｂ／ａ）］（ＶG −ＶT ）2 ……（２） という式が得られる。
積の領域に形成した時のドレイン電流について考察し、
一般の矩形のＭＯＳＦＥＴと比較することとする。第一
に、円形のＭＯＳＦＥＴの飽和領域でのドレイン電流Ｉ
ｄは、簡単な解析の結果、次式で与えられる。すなわ
ち、Ｃｏをゲート容量、μをキャリア移動度、ＶG をゲ
ート電圧、ＶT をしきい値電圧とすると、 Ｉｄ＝１／２［Ｃｏ・μ・２π／ｌｎ（ｂ／ａ）］（ＶG −ＶT ）2 ……（２） という式が得られる。
【００６３】ここで、Ｗeq，Ｌeqを次式で定義すると、
円形のＭＯＳＦＥＴのドレイン電流は一般の矩形のＭＯ
ＳＦＥＴと全く同じ数式で表わされる。すなわち、 Ｗeq＝２π（ｂ−ａ）／ｌｎ（ｂ／ａ） ……（３） Ｌeq＝ｂ−ａ ……（４） と表され、Ｗeq，Ｌeqは夫々矩形のＭＯＳＦＥＴのチャ
ネル幅及びチャネル長と等価であることがわかる。
円形のＭＯＳＦＥＴのドレイン電流は一般の矩形のＭＯ
ＳＦＥＴと全く同じ数式で表わされる。すなわち、 Ｗeq＝２π（ｂ−ａ）／ｌｎ（ｂ／ａ） ……（３） Ｌeq＝ｂ−ａ ……（４） と表され、Ｗeq，Ｌeqは夫々矩形のＭＯＳＦＥＴのチャ
ネル幅及びチャネル長と等価であることがわかる。
【００６４】第二に、一辺ｂの正方形の領域に、チャネ
ル長Ｌeqの円形、矩形のＭＯＳＦＥＴを夫々形成するも
のとする。円形のＭＯＳＦＥＴの場合、正方形の中心と
円の中心とを合わることで、チャネル巾ＷeqのＭＯＳＦ
ＥＴを１個形成することができる。
ル長Ｌeqの円形、矩形のＭＯＳＦＥＴを夫々形成するも
のとする。円形のＭＯＳＦＥＴの場合、正方形の中心と
円の中心とを合わることで、チャネル巾ＷeqのＭＯＳＦ
ＥＴを１個形成することができる。
【００６５】一方、矩形のＭＯＳＦＥＴではチャネル幅
ｂ、チャネル長ＬeqのＭＯＳＦＥＴをｂ／Ｌeq個形成す
ることができるので、並列に接続した場合のチャネル幅
の総和Ｗsum は、 Ｗsum ＝ｂ・ｂ／Ｌeq＝ｂ2 ／（ｂ−ａ） ……（５） という式で与えられる。
ｂ、チャネル長ＬeqのＭＯＳＦＥＴをｂ／Ｌeq個形成す
ることができるので、並列に接続した場合のチャネル幅
の総和Ｗsum は、 Ｗsum ＝ｂ・ｂ／Ｌeq＝ｂ2 ／（ｂ−ａ） ……（５） という式で与えられる。
【００６６】すなわち、チャネル長Ｌeqの円形のＭＯＳ
ＦＥＴと矩形のＭＯＳＦＥＴとを夫々一辺ｂの正方形の
領域に形成した時、夫々のＭＯＳＦＥＴのドレイン電流
の比は（３）式及び（５）式で与えられる。つまり、 ｂ2 ／（ｂ−ａ）＜２π（ｂ−ａ）／ｌｎ（ｂ／ａ） ａ＜ｂ ……（６） という式が得られる。したがって、（６）式を満足する
ようにａ，ｂを選択することによって、円形のＭＯＳＦ
ＥＴの方からより多くの電流を取出すことができる。
ＦＥＴと矩形のＭＯＳＦＥＴとを夫々一辺ｂの正方形の
領域に形成した時、夫々のＭＯＳＦＥＴのドレイン電流
の比は（３）式及び（５）式で与えられる。つまり、 ｂ2 ／（ｂ−ａ）＜２π（ｂ−ａ）／ｌｎ（ｂ／ａ） ａ＜ｂ ……（６） という式が得られる。したがって、（６）式を満足する
ようにａ，ｂを選択することによって、円形のＭＯＳＦ
ＥＴの方からより多くの電流を取出すことができる。
【００６７】図７は本発明の第一の実施例と従来の矩形
トランジスタの電流値との比較を示す図である。図７に
おいてはａ＝１０μｍと固定し、ｂを変化させた場合、
上式の両辺がどのように変化するかを示したグラフであ
る。
トランジスタの電流値との比較を示す図である。図７に
おいてはａ＝１０μｍと固定し、ｂを変化させた場合、
上式の両辺がどのように変化するかを示したグラフであ
る。
【００６８】この場合、ｂがａに非常に近い範囲を除
き、また、図示していないが、ｂがａに比べて極端に大
きい範囲を除き、（６）式が成立する。例えば、ａ＝１
０μｍ，ｂ＝２ａ，３ａの時の円形のＭＯＳＦＥＴのド
レイン電流は、図７に示すように、同様の矩形のＭＯＳ
ＦＥＴの２．２６倍、２．５４倍となる。
き、また、図示していないが、ｂがａに比べて極端に大
きい範囲を除き、（６）式が成立する。例えば、ａ＝１
０μｍ，ｂ＝２ａ，３ａの時の円形のＭＯＳＦＥＴのド
レイン電流は、図７に示すように、同様の矩形のＭＯＳ
ＦＥＴの２．２６倍、２．５４倍となる。
【００６９】このように、ソース領域１１，１１１，２
１１，３１１，４１１，５１１の外周とドレイン領域１
２，１１２，２１２，３１２，４１２，５１２の内周と
を同一の中心点を持って円弧状に形成し、ソース領域１
１，１１１，２１１，３１１，４１１，５１１の外周の
半径ａとドレイン領域１２，１１２，２１２，３１２，
４１２，５１２の内周の半径ｂとの間にａ＜ｂなる関係
が成立し、ゲート電極用配線２３，１２３，２２３，３
２３，４２３，５２３とドレイン領域用配線２２，１２
２，２２２，３２２，４２２，５２２とソース領域用配
線２１，１２１，２２１，３２１，４２１，５２１とを
同一平面上または絶縁層を介して複数の平面上に形成し
かつ互いに交差しないように構成することによって、ド
レイン領域１２，１１２，２１２，３１２，４１２，５
１２の内周では電界が幾何学的に緩和されるので、十分
に耐圧を高くできるという効果がある。
１１，３１１，４１１，５１１の外周とドレイン領域１
２，１１２，２１２，３１２，４１２，５１２の内周と
を同一の中心点を持って円弧状に形成し、ソース領域１
１，１１１，２１１，３１１，４１１，５１１の外周の
半径ａとドレイン領域１２，１１２，２１２，３１２，
４１２，５１２の内周の半径ｂとの間にａ＜ｂなる関係
が成立し、ゲート電極用配線２３，１２３，２２３，３
２３，４２３，５２３とドレイン領域用配線２２，１２
２，２２２，３２２，４２２，５２２とソース領域用配
線２１，１２１，２２１，３２１，４２１，５２１とを
同一平面上または絶縁層を介して複数の平面上に形成し
かつ互いに交差しないように構成することによって、ド
レイン領域１２，１１２，２１２，３１２，４１２，５
１２の内周では電界が幾何学的に緩和されるので、十分
に耐圧を高くできるという効果がある。
【００７０】ＭＯＳＦＥＴの三端子に接続された配線が
同一平面上に形成されるので、寄生トランジスタ効果が
生じない。また、これらの配線は絶縁層を介して交差し
ないため、高電圧が印加されても絶縁破壊が起こり難
い。
同一平面上に形成されるので、寄生トランジスタ効果が
生じない。また、これらの配線は絶縁層を介して交差し
ないため、高電圧が印加されても絶縁破壊が起こり難
い。
【００７１】さらに、これらの配線間の静電容量は小さ
いため、このＭＯＳＦＥＴで構成した電子回路の性能劣
化が低減され、高速の回路動作が可能になる。さらにま
た、ＭＯＳＦＥＴの製造工程で配線材料の成膜工程とパ
ターニング工程とが夫々一回で済み、製造コストを低減
することができる。
いため、このＭＯＳＦＥＴで構成した電子回路の性能劣
化が低減され、高速の回路動作が可能になる。さらにま
た、ＭＯＳＦＥＴの製造工程で配線材料の成膜工程とパ
ターニング工程とが夫々一回で済み、製造コストを低減
することができる。
【００７２】
【発明の効果】以上説明したように本発明によれば、絶
縁性基板上に薄膜半導体で形成されかつ同一の中心点を
持って円弧状に形成された第一及び第二の端部を含むチ
ャネル領域と、第一の端部に高濃度の不純物を導入して
形成されるドレイン領域と、第二の端部に高濃度の不純
物を導入して形成されるソース領域と、チャネル領域の
上部及び下部のいずれか一方に絶縁層を介して形成され
るゲート電極とを備え、ソース領域の外周の半径がドレ
イン領域の内周の半径より小なる関係を持ちかつゲート
電極用の配線パターンとドレイン領域に接続される配線
用の電極パターンとソース領域に接続される配線用の電
極パターンとが互いに交差しないよう構成することによ
って、寄生容量によるトランジスタの劣化を招くことな
く、高電圧が印加されても絶縁破壊が起こり難くするこ
とができ、十分に耐圧を高くすることができるという効
果がある。
縁性基板上に薄膜半導体で形成されかつ同一の中心点を
持って円弧状に形成された第一及び第二の端部を含むチ
ャネル領域と、第一の端部に高濃度の不純物を導入して
形成されるドレイン領域と、第二の端部に高濃度の不純
物を導入して形成されるソース領域と、チャネル領域の
上部及び下部のいずれか一方に絶縁層を介して形成され
るゲート電極とを備え、ソース領域の外周の半径がドレ
イン領域の内周の半径より小なる関係を持ちかつゲート
電極用の配線パターンとドレイン領域に接続される配線
用の電極パターンとソース領域に接続される配線用の電
極パターンとが互いに交差しないよう構成することによ
って、寄生容量によるトランジスタの劣化を招くことな
く、高電圧が印加されても絶縁破壊が起こり難くするこ
とができ、十分に耐圧を高くすることができるという効
果がある。
【図１】（ａ）は本発明の第一の実施例の構成を示す平
面図、（ｂ）は（ａ）のＡＡ断面図である。
面図、（ｂ）は（ａ）のＡＡ断面図である。
【図２】（ａ）は本発明の第二の実施例の構成を示す平
面図、（ｂ）は（ａ）のＢＢ断面図である。
面図、（ｂ）は（ａ）のＢＢ断面図である。
【図３】（ａ）は本発明の第三の実施例の構成を示す平
面図、（ｂ）は（ａ）のＣＣ断面図である。
面図、（ｂ）は（ａ）のＣＣ断面図である。
【図４】（ａ）は本発明の第四の実施例の構成を示す平
面図、（ｂ）は（ａ）のＤＤ断面図である。
面図、（ｂ）は（ａ）のＤＤ断面図である。
【図５】（ａ）は本発明の第五の実施例の構成を示す平
面図、（ｂ）は（ａ）のＥＥ断面図である。
面図、（ｂ）は（ａ）のＥＥ断面図である。
【図６】（ａ）は本発明の第六の実施例の構成を示す平
面図、（ｂ）は（ａ）のＦＦ断面図である。
面図、（ｂ）は（ａ）のＦＦ断面図である。
【図７】本発明の第一の実施例と従来の矩形トランジス
タの電流値との比較を示す図である。
タの電流値との比較を示す図である。
【図８】（ａ）は従来例の構成を示す平面図、（ｂ）は
（ａ）のＧＧ断面図である。
（ａ）のＧＧ断面図である。
【図９】（ａ）は従来例の構成を示す平面図、（ｂ）は
従来例の構成を示す断面図である。
従来例の構成を示す断面図である。
１０，１１０，２１０，３１０，４１０，５１０ 絶縁
性基板 １１，１１１，２１１，３１１，４１１，５１１ ソー
ス領域 １２，１１２，２１２，３１２，４１２，５１２ ドレ
イン領域 １３，１１３，２１３，３１３，４１３，５１３ ゲー
ト電極 １４，１１４，２１４，３１４，４１３，５１３ チャ
ネル領域 １６，１１６，２１６，３１６，４１６，５１６ 第一
層間絶縁膜 ２１，１２１，２２１，３２１，４２１，５２１ ソー
ス領域用配線 ２２，１２２，２２２，３２２，４２２，５２２ ドレ
イン領域用配線 ２３，１２３，２２３，３２３，４２３，５２３ ゲー
ト電極用配線 ３１，１３１，２３１，３３１ ソース領域用コンタク
ト ３２，１３２，２３２，３３２ ドレイン領域用コンタ
クト １１５ ＬＤＤ領域 ２１８ オフセット領域 ３１７ 第二層間絶縁膜 ３１９ サブゲート電極
性基板 １１，１１１，２１１，３１１，４１１，５１１ ソー
ス領域 １２，１１２，２１２，３１２，４１２，５１２ ドレ
イン領域 １３，１１３，２１３，３１３，４１３，５１３ ゲー
ト電極 １４，１１４，２１４，３１４，４１３，５１３ チャ
ネル領域 １６，１１６，２１６，３１６，４１６，５１６ 第一
層間絶縁膜 ２１，１２１，２２１，３２１，４２１，５２１ ソー
ス領域用配線 ２２，１２２，２２２，３２２，４２２，５２２ ドレ
イン領域用配線 ２３，１２３，２２３，３２３，４２３，５２３ ゲー
ト電極用配線 ３１，１３１，２３１，３３１ ソース領域用コンタク
ト ３２，１３２，２３２，３３２ ドレイン領域用コンタ
クト １１５ ＬＤＤ領域 ２１８ オフセット領域 ３１７ 第二層間絶縁膜 ３１９ サブゲート電極
Claims (8)
- 【請求項１】 絶縁性基板上に薄膜半導体で形成されか
つ同一の中心点を持って円弧状に形成された第一及び第
二の端部を含むチャネル領域と、前記第一の端部に高濃
度の不純物を導入して形成されるドレイン領域と、前記
第二の端部に高濃度の不純物を導入して形成されるソー
ス領域と、前記チャネル領域の上部及び下部のいずれか
一方に絶縁層を介して形成されるゲート電極とを有し、
前記ソース領域の外周の半径が前記ドレイン領域の内周
の半径より小なる関係を持ちかつ前記ゲート電極用の配
線パターンと前記ドレイン領域に接続される配線用の電
極パターンと前記ソース領域に接続される配線用の電極
パターンとが互いに交差しないよう構成したことを特徴
とする絶縁ゲート型電界効果トランジスタ。 - 【請求項２】 前記ゲート電極用の配線パターンと前記
ドレイン領域に接続される配線用の電極パターンと前記
ソース領域に接続される配線用の電極パターンとは、同
一平面上及び絶縁層を介して複数の平面上のうちの一方
に互いに交差しないよう形成したことを特徴とする請求
項１記載の絶縁ゲート型電界効果トランジスタ。 - 【請求項３】 前記ドレイン領域と前記チャネル領域と
の間に、前記ドレイン領域の不純物濃度よりも低濃度の
不純物を含む円弧状の領域を形成したことを特徴とする
請求項１または請求項２記載の絶縁ゲート型電界効果ト
ランジスタ。 - 【請求項４】 前記ドレイン領域と前記チャネル領域と
の間に、前記絶縁層を介してその上部及び下部の一方に
前記ゲート電極が存在しない円弧状の領域を形成したこ
とを特徴とする請求項１または請求項２記載の絶縁ゲー
ト型電界効果トランジスタ。 - 【請求項５】 前記ゲート電極が存在しない前記円弧状
の領域の上部及び下部の一方に前記絶縁層よりも厚い第
二の絶縁層を介して第二のゲート電極を形成したことを
特徴とする請求項４記載の絶縁ゲート型電界効果トラン
ジスタ。 - 【請求項６】 前記ソース領域の外周の半径ａと前記ド
レイン領域の内周の半径ｂとの間に、ｂ2 ／（ｂ−ａ）
＜２π（ｂ−ａ）／ｌｎ（ｂ／ａ）なる関係を持つこと
を特徴とする請求項１または請求項２記載の絶縁ゲート
型電界効果トランジスタ。 - 【請求項７】 前記ゲート電極が前記ドレイン領域及び
前記ソース領域の上部に形成される順スタガ型であるこ
とを特徴とする請求項１から請求項６記載の絶縁ゲート
型電界効果トランジスタ。 - 【請求項８】 前記ゲート電極が前記ドレイン領域及び
前記ソース領域の下部に形成される逆スタガ型であるこ
とを特徴とする請求項１から請求項６記載の絶縁ゲート
型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09258026A JP3092553B2 (ja) | 1997-09-24 | 1997-09-24 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09258026A JP3092553B2 (ja) | 1997-09-24 | 1997-09-24 | 絶縁ゲート型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197697A true JPH1197697A (ja) | 1999-04-09 |
| JP3092553B2 JP3092553B2 (ja) | 2000-09-25 |
Family
ID=17314509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09258026A Expired - Fee Related JP3092553B2 (ja) | 1997-09-24 | 1997-09-24 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092553B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004087682A (ja) * | 2002-08-26 | 2004-03-18 | Chi Mei Electronics Corp | 薄膜トランジスタ、画像表示素子および画像表示装置 |
| US7309900B2 (en) | 2004-03-23 | 2007-12-18 | Advanced Lcd Technologies Development Center Co., Ltd. | Thin-film transistor formed on insulating substrate |
| US7671366B2 (en) | 2007-03-21 | 2010-03-02 | Samsung Electronics Co., Ltd. | Thin film transistor and organic light emitting device including thin film transistor |
| JP2017157857A (ja) * | 2012-02-03 | 2017-09-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1997
- 1997-09-24 JP JP09258026A patent/JP3092553B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004087682A (ja) * | 2002-08-26 | 2004-03-18 | Chi Mei Electronics Corp | 薄膜トランジスタ、画像表示素子および画像表示装置 |
| US7309900B2 (en) | 2004-03-23 | 2007-12-18 | Advanced Lcd Technologies Development Center Co., Ltd. | Thin-film transistor formed on insulating substrate |
| US7671366B2 (en) | 2007-03-21 | 2010-03-02 | Samsung Electronics Co., Ltd. | Thin film transistor and organic light emitting device including thin film transistor |
| JP2017157857A (ja) * | 2012-02-03 | 2017-09-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3092553B2 (ja) | 2000-09-25 |
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