JPH1174875A - フレーム同期制御回路 - Google Patents
フレーム同期制御回路Info
- Publication number
- JPH1174875A JPH1174875A JP9230814A JP23081497A JPH1174875A JP H1174875 A JPH1174875 A JP H1174875A JP 9230814 A JP9230814 A JP 9230814A JP 23081497 A JP23081497 A JP 23081497A JP H1174875 A JPH1174875 A JP H1174875A
- Authority
- JP
- Japan
- Prior art keywords
- frame
- control
- clock
- frame synchronization
- variable frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 フレーム同期制御回路において、フレーム同
期補償時間を短縮する。 【解決手段】 開示されるフレーム同期制御回路は、基
準クロックを可変分周するデータクロック用可変分周器
８と、この分周クロックに位相同期してデータクロック
を生成するＰＬＬ回路９と、基準クロックをカウントし
てフレームクロックを生成するとともに、このフレーム
クロックと受信信号から検出したフレーム同期信号との
ずれの検出結果に応じて一または複数フレーム内におい
て複数回に分散してデータクロック用可変分周器８にお
ける分周の制御を行なうことによって、ＰＬＬ回路９の
生成するデータクロックと受信信号のデータクロックと
を同期させる可変分周器制御部７とを備えて構成され
る。
期補償時間を短縮する。 【解決手段】 開示されるフレーム同期制御回路は、基
準クロックを可変分周するデータクロック用可変分周器
８と、この分周クロックに位相同期してデータクロック
を生成するＰＬＬ回路９と、基準クロックをカウントし
てフレームクロックを生成するとともに、このフレーム
クロックと受信信号から検出したフレーム同期信号との
ずれの検出結果に応じて一または複数フレーム内におい
て複数回に分散してデータクロック用可変分周器８にお
ける分周の制御を行なうことによって、ＰＬＬ回路９の
生成するデータクロックと受信信号のデータクロックと
を同期させる可変分周器制御部７とを備えて構成され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、フレーム同期制
御回路に係り、詳しくは、放送機器や通信機器等の受信
装置において、受信フレームに対する、フレーム同期の
確立のために用いられる、フレーム同期制御回路に関す
る。
御回路に係り、詳しくは、放送機器や通信機器等の受信
装置において、受信フレームに対する、フレーム同期の
確立のために用いられる、フレーム同期制御回路に関す
る。
【０００２】
【従来の技術】フレーム同期制御回路は、送受信機管の
データクロックの周波数を一致させるとともに、データ
フレームを一致させることによって、受信フレームに対
するフレーム同期を確立するものであって、従来、例え
ば、特開平６−１５２３９２号公報等に開示されている
ような、フレーム同期のための制御を、フレーム内のあ
る特定の期間内でのみ行なうようにしたものが知られて
いる。
データクロックの周波数を一致させるとともに、データ
フレームを一致させることによって、受信フレームに対
するフレーム同期を確立するものであって、従来、例え
ば、特開平６−１５２３９２号公報等に開示されている
ような、フレーム同期のための制御を、フレーム内のあ
る特定の期間内でのみ行なうようにしたものが知られて
いる。
【０００３】以下、従来のフレーム同期制御回路につい
て説明する。図８は、従来のフレーム同期制御回路の電
気的構成例を示すブロック図、また、図９は、従来のフ
レーム同期制御回路の動作を説明するタイミングチャー
トである。従来のフレーム同期制御回路は、図８に示さ
れるように、フレーム検出回路１と、発振器２と、分周
比制御部３と、可変分周器４と、第１のＰＬＬ（Phase
Locked Loop ）回路５と、第２のＰＬＬ回路６とから概
略構成されている。
て説明する。図８は、従来のフレーム同期制御回路の電
気的構成例を示すブロック図、また、図９は、従来のフ
レーム同期制御回路の動作を説明するタイミングチャー
トである。従来のフレーム同期制御回路は、図８に示さ
れるように、フレーム検出回路１と、発振器２と、分周
比制御部３と、可変分周器４と、第１のＰＬＬ（Phase
Locked Loop ）回路５と、第２のＰＬＬ回路６とから概
略構成されている。
【０００４】フレーム検出回路１は、受信機内部のデー
タフレームの先頭を示すフレームクロックを生成すると
ともに、受信信号に含まれているフレーム同期信号を検
出して、受信機内部で生成しているフレームクロックに
対する進み，遅れの程度を検出した信号を発生する。分
周比制御部３は、フレーム検出回路１からの信号に応じ
て、可変分周器４における通常の分周比を変化させる量
と、変化させる時間及び制御方向を示す分周制御信号を
発生する。可変分周器４は、分周制御信号に基づいて、
例えば水晶発振器からなる発振器２からの基準クロック
を、可変分周比で分周する。第１のＰＬＬ回路５は、こ
の分周クロックに位相同期して、受信機内部の各部の動
作に必要なシステムクロックを生成する。第２のＰＬＬ
回路６は、システムクロックに位相同期して、受信デー
タの処理に必要なデータクロックを生成する。
タフレームの先頭を示すフレームクロックを生成すると
ともに、受信信号に含まれているフレーム同期信号を検
出して、受信機内部で生成しているフレームクロックに
対する進み，遅れの程度を検出した信号を発生する。分
周比制御部３は、フレーム検出回路１からの信号に応じ
て、可変分周器４における通常の分周比を変化させる量
と、変化させる時間及び制御方向を示す分周制御信号を
発生する。可変分周器４は、分周制御信号に基づいて、
例えば水晶発振器からなる発振器２からの基準クロック
を、可変分周比で分周する。第１のＰＬＬ回路５は、こ
の分周クロックに位相同期して、受信機内部の各部の動
作に必要なシステムクロックを生成する。第２のＰＬＬ
回路６は、システムクロックに位相同期して、受信デー
タの処理に必要なデータクロックを生成する。
【０００５】次に、図８を参照して、上記従来のフレー
ム同期制御回路の動作について説明する。フレーム検出
回路１において、システムクロックをカウントしてフレ
ームクロックを生成するとともに、このフレームクロッ
クを基準として、受信信号のフレーム同期信号の進み，
遅れの程度を検出する。そして、分周比制御部３におい
て、フレーム検出回路１からの進み，遅れの程度を示す
信号によって、可変分周器４における通常の分周比を変
化させる量と、変化させる時間及び制御方向を制御す
る。可変分周器４では、分周比制御部３からの制御に応
じて、発振器２で発生している基準クロックを、可変分
周比で分周する。そして、第１のＰＬＬ回路５で、この
分周クロックに位相同期して、システムクロックを生成
し、さらに第２のＰＬＬ回路６で、第１のＰＬＬ回路５
からのシステムクロックに位相同期して、データクロッ
クを生成する。
ム同期制御回路の動作について説明する。フレーム検出
回路１において、システムクロックをカウントしてフレ
ームクロックを生成するとともに、このフレームクロッ
クを基準として、受信信号のフレーム同期信号の進み，
遅れの程度を検出する。そして、分周比制御部３におい
て、フレーム検出回路１からの進み，遅れの程度を示す
信号によって、可変分周器４における通常の分周比を変
化させる量と、変化させる時間及び制御方向を制御す
る。可変分周器４では、分周比制御部３からの制御に応
じて、発振器２で発生している基準クロックを、可変分
周比で分周する。そして、第１のＰＬＬ回路５で、この
分周クロックに位相同期して、システムクロックを生成
し、さらに第２のＰＬＬ回路６で、第１のＰＬＬ回路５
からのシステムクロックに位相同期して、データクロッ
クを生成する。
【０００６】この場合における分周比制御部３による可
変分周器４の制御は、図９に示すタイミングで行なわれ
る。すなわち、分周比制御部３は、フレーム検出回路１
からの信号に応じて、図９（ａ）に示すフレームクロッ
クＦＣ（フレーム周期Ｔ２ごとに発生する）の発生直後
から、図９（ｂ）に示すように、ある制御時間Ｔ１の
間、分周比の変化量と、変化させる時間とを表す分周制
御信号ＳＤを発生して、可変分周器４の分周比を変化さ
せて、可変分周器４から周波数の変化した分周クロック
を発生する。
変分周器４の制御は、図９に示すタイミングで行なわれ
る。すなわち、分周比制御部３は、フレーム検出回路１
からの信号に応じて、図９（ａ）に示すフレームクロッ
クＦＣ（フレーム周期Ｔ２ごとに発生する）の発生直後
から、図９（ｂ）に示すように、ある制御時間Ｔ１の
間、分周比の変化量と、変化させる時間とを表す分周制
御信号ＳＤを発生して、可変分周器４の分周比を変化さ
せて、可変分周器４から周波数の変化した分周クロック
を発生する。
【０００７】例えば、受信機で発生しているフレームク
ロックが、受信信号から検出されたフレーム同期信号に
対して遅れている場合は、可変分周器４の分周比を通常
より小さくして、可変分周器４の発生する分周クロック
の周波数を高くし、従ってＰＬＬ回路５の発生するシス
テムクロックの周波数を高くする。これによって、受信
機内において、システムクロックをもとにして生成して
いるフレームクロックの周期が通常より短くなるので、
フレームクロックの、受信信号から検出されたフレーム
同期信号に対する遅れを小さくしてゆくことができる。
このような制御は、通常、データ受信のためのＡ／Ｄ変
換動作に影響を与えないようにするために、制御用デー
タが伝送されているフレームの最初の期間においてのみ
行なわれ、１フレーム内において制御を完了しないとき
は、複数フレームにわたって行なわれる。このような制
御は、受信機のデータクロックと送信機側のデータクロ
ックとが一致し、かつ、送受信機間のデータフレームが
一致するまで続けられる。
ロックが、受信信号から検出されたフレーム同期信号に
対して遅れている場合は、可変分周器４の分周比を通常
より小さくして、可変分周器４の発生する分周クロック
の周波数を高くし、従ってＰＬＬ回路５の発生するシス
テムクロックの周波数を高くする。これによって、受信
機内において、システムクロックをもとにして生成して
いるフレームクロックの周期が通常より短くなるので、
フレームクロックの、受信信号から検出されたフレーム
同期信号に対する遅れを小さくしてゆくことができる。
このような制御は、通常、データ受信のためのＡ／Ｄ変
換動作に影響を与えないようにするために、制御用デー
タが伝送されているフレームの最初の期間においてのみ
行なわれ、１フレーム内において制御を完了しないとき
は、複数フレームにわたって行なわれる。このような制
御は、受信機のデータクロックと送信機側のデータクロ
ックとが一致し、かつ、送受信機間のデータフレームが
一致するまで続けられる。
【０００８】このように、従来のフレーム同期制御回路
では、システムクロックの周波数が変化すると、フレー
ムクロックの周期が変わることを利用して、可変分周器
４の分周比を制御することによって、受信機内部のフレ
ームクロックの周期を制御し、送受信機間におけるデー
タクロックの周波数同期と、フレーム同期とを確立する
が、この場合のシステムクロックの周波数の制御を、上
述のように、フレーム内の特定の期間のみにおいての
み、行なうようにしていた。
では、システムクロックの周波数が変化すると、フレー
ムクロックの周期が変わることを利用して、可変分周器
４の分周比を制御することによって、受信機内部のフレ
ームクロックの周期を制御し、送受信機間におけるデー
タクロックの周波数同期と、フレーム同期とを確立する
が、この場合のシステムクロックの周波数の制御を、上
述のように、フレーム内の特定の期間のみにおいての
み、行なうようにしていた。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来のフレーム同期制御回路においては、以下のような問
題があった。第１の問題点として、使用するシステムク
ロックの周波数が高くなると、フレーム同期を確立する
ために必要な時間が長くなる。すなわち、従来のフレー
ム同期制御回路では、受信機内部のシステムクロックの
周波数を制御して、送受信機間のデータフレームの同期
を確立する際に、可変分周器４の分周比の制御を、フレ
ーム内の制御時間Ｔ１の間、継続して行なうようにして
いたが、可変分周器の分周比を変えて、システムクロッ
クの周波数を変化させる場合、あまり大きく変化させる
と、システムクロックによって動作している周辺の回路
が正常に動作しなくなるため、一回の制御で調整できる
周波数差を、あまり大きくすることができない。そのた
め、システムクロックの周波数が高くなると、所要の制
御を行なうために、複数フレームを必要とすることにな
って、フレーム同期を確立するまでに必要な時間が長く
なることを避けられなかった。
来のフレーム同期制御回路においては、以下のような問
題があった。第１の問題点として、使用するシステムク
ロックの周波数が高くなると、フレーム同期を確立する
ために必要な時間が長くなる。すなわち、従来のフレー
ム同期制御回路では、受信機内部のシステムクロックの
周波数を制御して、送受信機間のデータフレームの同期
を確立する際に、可変分周器４の分周比の制御を、フレ
ーム内の制御時間Ｔ１の間、継続して行なうようにして
いたが、可変分周器の分周比を変えて、システムクロッ
クの周波数を変化させる場合、あまり大きく変化させる
と、システムクロックによって動作している周辺の回路
が正常に動作しなくなるため、一回の制御で調整できる
周波数差を、あまり大きくすることができない。そのた
め、システムクロックの周波数が高くなると、所要の制
御を行なうために、複数フレームを必要とすることにな
って、フレーム同期を確立するまでに必要な時間が長く
なることを避けられなかった。
【００１０】また、第２の問題点として、使用するデー
タクロックの周波数が高くなると、携帯用や移動体向け
の送受信機の場合、具備すべきクロック発生器の精度を
高くしなければならない。すなわち、移動体通信の場
合、受信データが時間的に安定していないため、受信デ
ータに基づいてクロック再生を行なうことができない。
そのため、受信機内部に具備しているデータクロックの
周波数を、送信機側のデータクロックに合わせて調整す
る必要があるが、データクロックの周波数が高くなる
と、調整可能なデータクロックの周波数差が小さくなる
ので、その分、受信機で使用するクロック発生器の精度
を高くする必要があった。
タクロックの周波数が高くなると、携帯用や移動体向け
の送受信機の場合、具備すべきクロック発生器の精度を
高くしなければならない。すなわち、移動体通信の場
合、受信データが時間的に安定していないため、受信デ
ータに基づいてクロック再生を行なうことができない。
そのため、受信機内部に具備しているデータクロックの
周波数を、送信機側のデータクロックに合わせて調整す
る必要があるが、データクロックの周波数が高くなる
と、調整可能なデータクロックの周波数差が小さくなる
ので、その分、受信機で使用するクロック発生器の精度
を高くする必要があった。
【００１１】この発明は、上述の事情に鑑みてなされた
ものであって、フレーム同期制御回路において、フレー
ム同期のための周波数変化量を大きくすることができ、
従って、フレーム同期確立に必要な時間を短くすること
が可能であり、また、移動体通信の場合でも、具備すべ
きクロック発生器の精度を高くする必要のない、フレー
ム同期制御回路を提供することを目的としている。
ものであって、フレーム同期制御回路において、フレー
ム同期のための周波数変化量を大きくすることができ、
従って、フレーム同期確立に必要な時間を短くすること
が可能であり、また、移動体通信の場合でも、具備すべ
きクロック発生器の精度を高くする必要のない、フレー
ム同期制御回路を提供することを目的としている。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明に係るフレーム同期制御回路
は、送受信機間におけるデータフレームの同期をとる受
信機のフレーム同期制御回路において、基準クロックを
可変分周する可変分周手段と、該分周クロックに位相同
期してデータクロックを生成するＰＬＬ手段と、基準ク
ロックをカウントしてフレームクロックを生成するとと
もに、該フレームクロックと受信信号から検出したフレ
ーム同期信号とのずれの検出結果に応じて一または複数
フレーム内において複数回に分散して前記可変分周手段
における分周の制御を行なうことによって、前記ＰＬＬ
手段の生成するデータクロックと受信信号のデータクロ
ックを同期させる制御手段とを備えたことを特徴として
いる。
め、請求項１記載の発明に係るフレーム同期制御回路
は、送受信機間におけるデータフレームの同期をとる受
信機のフレーム同期制御回路において、基準クロックを
可変分周する可変分周手段と、該分周クロックに位相同
期してデータクロックを生成するＰＬＬ手段と、基準ク
ロックをカウントしてフレームクロックを生成するとと
もに、該フレームクロックと受信信号から検出したフレ
ーム同期信号とのずれの検出結果に応じて一または複数
フレーム内において複数回に分散して前記可変分周手段
における分周の制御を行なうことによって、前記ＰＬＬ
手段の生成するデータクロックと受信信号のデータクロ
ックを同期させる制御手段とを備えたことを特徴として
いる。
【００１３】また、請求項２記載の発明は、請求項１記
載の発明に係るフレーム同期制御回路であって、前記制
御手段が、前記フレームクロックとフレーム同期信号と
の周波数差を示す制御量に応じて前記可変分周手段に対
するＮ（Ｎは正の整数）回の制御を１フレーム期間内に
行なうための基準クロックのカウント値を出力するデコ
ーダと、該カウント値を設定され、前記フレームクロッ
クの発生時から基準クロックによって該設定値をカウン
トして、前記可変分周手段においてフレームの先頭から
１フレーム期間内に前記Ｎ回の制御を等間隔で行なわせ
るための制御位置パルスを発生するカウンタと、前記フ
レームクロックとフレーム同期信号とのずれの方向を示
す制御方向を前記フレームクロックに応じてラッチし
て、前記可変分周手段における分周比の増又は減を示す
制御方向制御信号を出力する保持手段とを備えてなるこ
とを特徴としている。
載の発明に係るフレーム同期制御回路であって、前記制
御手段が、前記フレームクロックとフレーム同期信号と
の周波数差を示す制御量に応じて前記可変分周手段に対
するＮ（Ｎは正の整数）回の制御を１フレーム期間内に
行なうための基準クロックのカウント値を出力するデコ
ーダと、該カウント値を設定され、前記フレームクロッ
クの発生時から基準クロックによって該設定値をカウン
トして、前記可変分周手段においてフレームの先頭から
１フレーム期間内に前記Ｎ回の制御を等間隔で行なわせ
るための制御位置パルスを発生するカウンタと、前記フ
レームクロックとフレーム同期信号とのずれの方向を示
す制御方向を前記フレームクロックに応じてラッチし
て、前記可変分周手段における分周比の増又は減を示す
制御方向制御信号を出力する保持手段とを備えてなるこ
とを特徴としている。
【００１４】また、請求項３記載の発明は、請求項１記
載の発明に係るフレーム同期制御回路であって、前記制
御手段が、前記フレームクロックとフレーム同期信号と
の周波数差を示す制御量に応じて前記可変分周手段に対
するＮ（Ｎは正の整数）回の制御を１フレーム期間内に
行なうための基準クロックのカウント値を出力するデコ
ーダと、該カウント値を設定され、該設定値を任意の間
隔に分配して出力するカウンタ制御部と、前記フレーム
クロックの発生時から基準クロックによって前記カウン
タ制御部の出力値をカウントして、前記可変分周手段に
おいてフレームの先頭から１フレーム期間内に前記Ｎ回
の制御を指定間隔で行なわせるための制御位置パルスを
発生するカウンタと、前記フレームクロックとフレーム
同期信号とのずれの方向を示す制御方向を前記フレーム
クロックに応じてラッチして、前記可変分周手段におけ
る分周比の増又は減を示す制御方向制御信号を出力する
保持手段とを備えてなることを特徴としている。
載の発明に係るフレーム同期制御回路であって、前記制
御手段が、前記フレームクロックとフレーム同期信号と
の周波数差を示す制御量に応じて前記可変分周手段に対
するＮ（Ｎは正の整数）回の制御を１フレーム期間内に
行なうための基準クロックのカウント値を出力するデコ
ーダと、該カウント値を設定され、該設定値を任意の間
隔に分配して出力するカウンタ制御部と、前記フレーム
クロックの発生時から基準クロックによって前記カウン
タ制御部の出力値をカウントして、前記可変分周手段に
おいてフレームの先頭から１フレーム期間内に前記Ｎ回
の制御を指定間隔で行なわせるための制御位置パルスを
発生するカウンタと、前記フレームクロックとフレーム
同期信号とのずれの方向を示す制御方向を前記フレーム
クロックに応じてラッチして、前記可変分周手段におけ
る分周比の増又は減を示す制御方向制御信号を出力する
保持手段とを備えてなることを特徴としている。
【００１５】また、請求項４記載の発明は、請求項１記
載の発明に係るフレーム同期制御回路であって、前記制
御手段が、前記フレームクロックとフレーム同期信号と
の周波数差を示す制御量に応じて前記可変分周手段に対
するＮ（Ｎは正の整数）回の制御を１フレーム期間以上
にわたって行なうための基準クロックのカウント値を出
力するデコーダと、該カウント値を設定され、前記フレ
ームクロックの発生時から基準クロックによって該設定
値をカウントして、前記可変分周手段においてフレーム
の先頭から１フレーム期間以上にわたって前記Ｎ回の制
御を等間隔で行なわせるための制御位置パルスを発生す
るカウンタと、前記フレームクロックとフレーム同期信
号とのずれの方向を示す制御方向を前記フレームクロッ
クに応じてラッチして、前記可変分周手段における分周
比の増又は減を示す制御方向制御信号を出力する保持手
段とを備えてなることを特徴としている。
載の発明に係るフレーム同期制御回路であって、前記制
御手段が、前記フレームクロックとフレーム同期信号と
の周波数差を示す制御量に応じて前記可変分周手段に対
するＮ（Ｎは正の整数）回の制御を１フレーム期間以上
にわたって行なうための基準クロックのカウント値を出
力するデコーダと、該カウント値を設定され、前記フレ
ームクロックの発生時から基準クロックによって該設定
値をカウントして、前記可変分周手段においてフレーム
の先頭から１フレーム期間以上にわたって前記Ｎ回の制
御を等間隔で行なわせるための制御位置パルスを発生す
るカウンタと、前記フレームクロックとフレーム同期信
号とのずれの方向を示す制御方向を前記フレームクロッ
クに応じてラッチして、前記可変分周手段における分周
比の増又は減を示す制御方向制御信号を出力する保持手
段とを備えてなることを特徴としている。
【００１６】また、請求項５記載の発明は、請求項１，
２，３又は４記載の発明に係るフレーム同期制御回路で
あって、前記可変分周手段に対する複数回の分周の制御
における相隣る制御間の時間間隔が、前記ＰＬＬ手段の
動作安定に必要な時間以上になるように決定されること
を特徴としている。
２，３又は４記載の発明に係るフレーム同期制御回路で
あって、前記可変分周手段に対する複数回の分周の制御
における相隣る制御間の時間間隔が、前記ＰＬＬ手段の
動作安定に必要な時間以上になるように決定されること
を特徴としている。
【００１７】また、請求項６記載の発明は、請求項１，
２，３，４又は５記載の発明に係るフレーム同期制御回
路であって、前記可変分周手段に対する複数回の分周の
制御における各制御の継続時間が、前記ＰＬＬ手段のロ
ックがはずれる制御時間以下になるように決定されるこ
とを特徴としている。
２，３，４又は５記載の発明に係るフレーム同期制御回
路であって、前記可変分周手段に対する複数回の分周の
制御における各制御の継続時間が、前記ＰＬＬ手段のロ
ックがはずれる制御時間以下になるように決定されるこ
とを特徴としている。
【００１８】
【作用】この発明の構成では、受信装置で生成するデー
タクロックを、受信信号のデータクロックに同期させる
ために、発振器の基準クロックを分周する可変分周器の
分周比を増減する制御を行なう際に、フレーム同期補償
のための所要の補正量の制御を、データクロック生成用
のＰＬＬ回路のロックがはずれないように、１フレーム
内に、フレームの先頭から、一定の時間間隔で複数回分
散して行なうようにしたので、フレーム同期補償の制御
量を大きくすることができ、また、フレーム同期補償の
時間を短縮することができる。
タクロックを、受信信号のデータクロックに同期させる
ために、発振器の基準クロックを分周する可変分周器の
分周比を増減する制御を行なう際に、フレーム同期補償
のための所要の補正量の制御を、データクロック生成用
のＰＬＬ回路のロックがはずれないように、１フレーム
内に、フレームの先頭から、一定の時間間隔で複数回分
散して行なうようにしたので、フレーム同期補償の制御
量を大きくすることができ、また、フレーム同期補償の
時間を短縮することができる。
【００１９】また、この発明の別の構成では、受信装置
で生成するデータクロックを、受信信号のデータクロッ
クに同期させるために、発振器の基準クロックを分周す
る可変分周器の分周比を増減する制御を行なう際に、フ
レーム同期補償のための所要の補正量の制御を、データ
クロック生成用のＰＬＬ回路のロックがはずれないよう
に、１フレーム内に、フレームの先頭から、任意の時間
間隔で複数回分散して行なうようにしたので、フレーム
同期補償の制御量を大きくすることができ、また、フレ
ーム同期補償の時間を短縮することができる。
で生成するデータクロックを、受信信号のデータクロッ
クに同期させるために、発振器の基準クロックを分周す
る可変分周器の分周比を増減する制御を行なう際に、フ
レーム同期補償のための所要の補正量の制御を、データ
クロック生成用のＰＬＬ回路のロックがはずれないよう
に、１フレーム内に、フレームの先頭から、任意の時間
間隔で複数回分散して行なうようにしたので、フレーム
同期補償の制御量を大きくすることができ、また、フレ
ーム同期補償の時間を短縮することができる。
【００２０】また、この発明のさらに別の構成では、受
信装置で生成するデータクロックを、受信信号のデータ
クロックに同期させるために、発振器の基準クロックを
分周する可変分周器の分周比を増減する制御を行なう際
に、フレーム同期補償のための所要の補正量の制御を、
データクロック生成用のＰＬＬ回路のロックがはずれな
いように、１フレーム周期以上の時間にわたって、フレ
ームの先頭から、一定の時間間隔で、複数回分散して行
なうようにしたので、フレーム同期補償の制御量を大き
くすることができ、また、フレーム同期補償の時間を短
縮することができる。
信装置で生成するデータクロックを、受信信号のデータ
クロックに同期させるために、発振器の基準クロックを
分周する可変分周器の分周比を増減する制御を行なう際
に、フレーム同期補償のための所要の補正量の制御を、
データクロック生成用のＰＬＬ回路のロックがはずれな
いように、１フレーム周期以上の時間にわたって、フレ
ームの先頭から、一定の時間間隔で、複数回分散して行
なうようにしたので、フレーム同期補償の制御量を大き
くすることができ、また、フレーム同期補償の時間を短
縮することができる。
【００２１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。 ◇第１実施例 最初に、この発明の第１実施例について説明する。この
第１実施例は、可変分周器の制御を等間隔に行なう場合
に適用されるものである。図１は、この発明の第１実施
例であるフレーム同期制御回路の電気的構成を示すブロ
ック図、図２は、同回路における可変分周器制御部の電
気的構成を示すブロック図、また、図３は同実施例にお
ける制御動作を説明するためのタイミングチャートであ
る。この例のフレーム同期制御回路は、図１に示すよう
に、フレーム検出回路１と、発振器２と、可変分周器制
御部７と、データクロック用可変分周器（以下、可変分
周器という）８と、ＰＬＬ回路９とから概略構成されて
いる。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。 ◇第１実施例 最初に、この発明の第１実施例について説明する。この
第１実施例は、可変分周器の制御を等間隔に行なう場合
に適用されるものである。図１は、この発明の第１実施
例であるフレーム同期制御回路の電気的構成を示すブロ
ック図、図２は、同回路における可変分周器制御部の電
気的構成を示すブロック図、また、図３は同実施例にお
ける制御動作を説明するためのタイミングチャートであ
る。この例のフレーム同期制御回路は、図１に示すよう
に、フレーム検出回路１と、発振器２と、可変分周器制
御部７と、データクロック用可変分周器（以下、可変分
周器という）８と、ＰＬＬ回路９とから概略構成されて
いる。
【００２２】上記フレーム検出回路１は、内蔵するフレ
ームカウンタ（不図示）によって基準クロックをカウン
トして、フレームクロックを生成するとともに、コンパ
レータ等（不図示）を用いて、生成したフレームクロッ
クと、受信信号から検出したフレーム同期信号とを比較
して、フレーム同期のずれ量（以下、制御量という）
と、ずれの方向（以下、制御方向という）とを検出して
出力する。発振器２は、水晶発振器等からなり、固定周
波数の基準クロックを発生する。可変分周器制御部７
は、フレーム検出回路１からの制御量と制御方向の信号
に基づいて、可変分周器８における分周の制御を行な
う。
ームカウンタ（不図示）によって基準クロックをカウン
トして、フレームクロックを生成するとともに、コンパ
レータ等（不図示）を用いて、生成したフレームクロッ
クと、受信信号から検出したフレーム同期信号とを比較
して、フレーム同期のずれ量（以下、制御量という）
と、ずれの方向（以下、制御方向という）とを検出して
出力する。発振器２は、水晶発振器等からなり、固定周
波数の基準クロックを発生する。可変分周器制御部７
は、フレーム検出回路１からの制御量と制御方向の信号
に基づいて、可変分周器８における分周の制御を行な
う。
【００２３】可変分周器８は、可変分周器制御部７から
の制御に応じて、発振器２からの基準クロックを分周し
て分周クロックを生成する動作を行なう。ＰＬＬ回路９
は、可変分周器８からの分周クロックに位相同期して、
受信データの処理に必要なデータクロックを生成する。
さらに、ＰＬＬ回路９で生成されたデータクロックか
ら、図示されない後段の回路において、データフレーム
の先頭を示すフレームパルスを生成して、送信側のデー
タフレームとの間でフレーム同期をとるようにしてい
る。
の制御に応じて、発振器２からの基準クロックを分周し
て分周クロックを生成する動作を行なう。ＰＬＬ回路９
は、可変分周器８からの分周クロックに位相同期して、
受信データの処理に必要なデータクロックを生成する。
さらに、ＰＬＬ回路９で生成されたデータクロックか
ら、図示されない後段の回路において、データフレーム
の先頭を示すフレームパルスを生成して、送信側のデー
タフレームとの間でフレーム同期をとるようにしてい
る。
【００２４】この例の可変分周器制御部７は、図２に示
すように、デコーダ１１と、カウンタ１２と、フリップ
・フロップ１３とから概略構成されている。上記デコー
ダ１１は、フレーム検出回路１から入力される制御量の
信号に応じて、フレーム同期をとるために必要な可変分
周器８の制御回数を計算して、カウンタ１２に初期値と
して設定する。カウンタ１２は、発振器２からの基準ク
ロックによって、フレームクロックの入力時からカウン
トを開始して、フレームの先頭から設定された回数、制
御位置パルスを出力するとともに、設定された初期値の
カウントを終了して、カウンタ値が０になったとき動作
を終了する。フリップ・フロップ１３は、フレーム検出
回路１からのフレームクロックに応じて、フレーム検出
回路１からの制御方向の信号をラッチして、制御方向制
御信号を出力する。
すように、デコーダ１１と、カウンタ１２と、フリップ
・フロップ１３とから概略構成されている。上記デコー
ダ１１は、フレーム検出回路１から入力される制御量の
信号に応じて、フレーム同期をとるために必要な可変分
周器８の制御回数を計算して、カウンタ１２に初期値と
して設定する。カウンタ１２は、発振器２からの基準ク
ロックによって、フレームクロックの入力時からカウン
トを開始して、フレームの先頭から設定された回数、制
御位置パルスを出力するとともに、設定された初期値の
カウントを終了して、カウンタ値が０になったとき動作
を終了する。フリップ・フロップ１３は、フレーム検出
回路１からのフレームクロックに応じて、フレーム検出
回路１からの制御方向の信号をラッチして、制御方向制
御信号を出力する。
【００２５】次に、図１及び図２を参照して、この例の
フレーム同期制御回路の動作について説明する。フレー
ム検出回路１では、基準クロックからフレームクロック
を生成し、生成したフレームクロックと、受信信号中の
フレーム同期信号とを比較することによって、フレーム
同期のずれを補償するための制御量と、制御方向とを検
出して、可変分周器制御部７に出力する。可変分周器制
御部７において、デコーダ１１は、フレーム検出回路１
から入力された制御量に応じて、カウンタ１２がＮ（Ｎ
は正の整数）カウントするように、予め計算された設定
値をカウンタ１２に出力する。
フレーム同期制御回路の動作について説明する。フレー
ム検出回路１では、基準クロックからフレームクロック
を生成し、生成したフレームクロックと、受信信号中の
フレーム同期信号とを比較することによって、フレーム
同期のずれを補償するための制御量と、制御方向とを検
出して、可変分周器制御部７に出力する。可変分周器制
御部７において、デコーダ１１は、フレーム検出回路１
から入力された制御量に応じて、カウンタ１２がＮ（Ｎ
は正の整数）カウントするように、予め計算された設定
値をカウンタ１２に出力する。
【００２６】カウンタ１２は、フレームクロックの発生
直後から、発振器２から供給される基準クロックによっ
て、デコーダ１１からの設定値をカウントする間に、
（可変分周器８が分周比の調整を行なうタイミングを示
す）制御位置パルスをＮ回、フレームの先頭から等間隔
で、可変分周器８に対して出力する。カウンタ１２は、
制御位置パルスをＮ回出力した後は、次のフレームクロ
ックの入力まで動作を停止する。また、フリップ・フロ
ップ１３は、フレーム検出回路１からのフレームクロッ
クに応じて、フレーム検出回路１からの制御方向の信号
をラッチして、分周比増加または減少の制御方向の変化
に応じて、例えば、正負の極性が異なる制御方向制御信
号を出力する。
直後から、発振器２から供給される基準クロックによっ
て、デコーダ１１からの設定値をカウントする間に、
（可変分周器８が分周比の調整を行なうタイミングを示
す）制御位置パルスをＮ回、フレームの先頭から等間隔
で、可変分周器８に対して出力する。カウンタ１２は、
制御位置パルスをＮ回出力した後は、次のフレームクロ
ックの入力まで動作を停止する。また、フリップ・フロ
ップ１３は、フレーム検出回路１からのフレームクロッ
クに応じて、フレーム検出回路１からの制御方向の信号
をラッチして、分周比増加または減少の制御方向の変化
に応じて、例えば、正負の極性が異なる制御方向制御信
号を出力する。
【００２７】ここで、この例のフレーム同期制御回路に
おける制御動作のタイミングについて説明する。可変分
周器８は、図３（ａ）に示すフレームクロックＦＣを基
準タイミングＴ０として、同図（ｂ）に示すように、フ
レームの先頭から、制御間隔Ｔ３ごとに、制御位置パル
スＳＤ１，ＳＤ２，…，ＳＤＮによって、それぞれ制御
期間Ｔ４だけ、制御方向制御信号によって指定された方
向に、分周比を増加しまたは減少させる動作を、フレー
ム周期Ｔ２間に行なう。この際、制御間隔Ｔ３は、ＰＬ
Ｌ回路９の動作が安定するのに必要な時間をＴPLL とす
ると、Ｔ３≧ＴPLL となるように決定される。また、制
御期間Ｔ４は、ＰＬＬ回路９のロックがはずれる制御期
間（制御量）をＴLOCKとすると、Ｔ４≦ＴLOCKとなるよ
うに決定される。
おける制御動作のタイミングについて説明する。可変分
周器８は、図３（ａ）に示すフレームクロックＦＣを基
準タイミングＴ０として、同図（ｂ）に示すように、フ
レームの先頭から、制御間隔Ｔ３ごとに、制御位置パル
スＳＤ１，ＳＤ２，…，ＳＤＮによって、それぞれ制御
期間Ｔ４だけ、制御方向制御信号によって指定された方
向に、分周比を増加しまたは減少させる動作を、フレー
ム周期Ｔ２間に行なう。この際、制御間隔Ｔ３は、ＰＬ
Ｌ回路９の動作が安定するのに必要な時間をＴPLL とす
ると、Ｔ３≧ＴPLL となるように決定される。また、制
御期間Ｔ４は、ＰＬＬ回路９のロックがはずれる制御期
間（制御量）をＴLOCKとすると、Ｔ４≦ＴLOCKとなるよ
うに決定される。
【００２８】このように、この例の構成によれば、フレ
ーム同期制御回路において、フレーム同期補償の制御を
１フレーム内に複数回、フレームの先頭から等間隔に分
散して行なうので、ＰＬＬ回路のロックがはずれないよ
うにしながら、フレーム同期補償の制御量を大きくする
ことができ、フレーム同期補償の完了までに必要な時間
を短くすることができる。従って、使用するシステムク
ロックの周波数が高い場合でも、フレーム同期を確立す
るために必要な時間が過大になることを防止できる。
ーム同期制御回路において、フレーム同期補償の制御を
１フレーム内に複数回、フレームの先頭から等間隔に分
散して行なうので、ＰＬＬ回路のロックがはずれないよ
うにしながら、フレーム同期補償の制御量を大きくする
ことができ、フレーム同期補償の完了までに必要な時間
を短くすることができる。従って、使用するシステムク
ロックの周波数が高い場合でも、フレーム同期を確立す
るために必要な時間が過大になることを防止できる。
【００２９】また、この例においては、フレーム同期補
償の制御を等間隔に行なうので、可変分周器制御部７の
構成が簡単になる。さらに１フレーム内においてフレー
ム同期補償の制御を完了するので、制御をフレームの先
頭から行なうことによって、制御を簡単にすることがで
きる。
償の制御を等間隔に行なうので、可変分周器制御部７の
構成が簡単になる。さらに１フレーム内においてフレー
ム同期補償の制御を完了するので、制御をフレームの先
頭から行なうことによって、制御を簡単にすることがで
きる。
【００３０】◇第２実施例 次に、この発明の第２実施例について説明する。図４
は、この発明の第２実施例であるフレーム同期制御回路
を構成する可変分周器制御部の電気的構成を示すブロッ
ク図、また、図５は、同実施例における制御動作を説明
するためのタイミングチャートである。この第２実施例
の構成が、上述した第１実施例の構成（図２）と大きく
異なるところは、可変分周器の制御間隔が一定でない場
合に適用できる構成（図４）とした点である。従って、
上述の第１実施例と大きく異なるのは、可変分周器制御
部の構成だけである。
は、この発明の第２実施例であるフレーム同期制御回路
を構成する可変分周器制御部の電気的構成を示すブロッ
ク図、また、図５は、同実施例における制御動作を説明
するためのタイミングチャートである。この第２実施例
の構成が、上述した第１実施例の構成（図２）と大きく
異なるところは、可変分周器の制御間隔が一定でない場
合に適用できる構成（図４）とした点である。従って、
上述の第１実施例と大きく異なるのは、可変分周器制御
部の構成だけである。
【００３１】すなわち、この例の可変分周器制御部７Ａ
は、図４に示すように、デコーダ１１と、カウンタ１２
Ａと、フリップ・フロップ１３と、カウンタ制御部１４
とから概略構成され、デコーダ１１とカウンタ１２Ａと
の間にカウンタ制御部１４を付加介挿するようにした点
で、第１実施例の可変分周器制御部と相違する。上記カ
ウンタ制御部１４は、デコーダ１１からの制御量の信号
に応じて、予め設定された任意の可変間隔でカウンタ１
２Ａを動作させるための制御信号を出力する。カウンタ
１２Ａは、カウンタ制御部１４からの制御信号に応じ
て、発振器２からの基準クロックをカウントして、カウ
ンタ制御部１４からの制御信号によって指定された間隔
で、設定された回数、制御位置パルスを可変分周器８に
対して出力するとともに、設定された初期値のカウント
を終了して、カウンタ値が０になったとき動作を終了す
る。なお、デコーダ１１及びフリップ・フロップ１３の
構成は、第１実施例のそれ（図２）と略同様であるの
で、詳細な説明を省略する。
は、図４に示すように、デコーダ１１と、カウンタ１２
Ａと、フリップ・フロップ１３と、カウンタ制御部１４
とから概略構成され、デコーダ１１とカウンタ１２Ａと
の間にカウンタ制御部１４を付加介挿するようにした点
で、第１実施例の可変分周器制御部と相違する。上記カ
ウンタ制御部１４は、デコーダ１１からの制御量の信号
に応じて、予め設定された任意の可変間隔でカウンタ１
２Ａを動作させるための制御信号を出力する。カウンタ
１２Ａは、カウンタ制御部１４からの制御信号に応じ
て、発振器２からの基準クロックをカウントして、カウ
ンタ制御部１４からの制御信号によって指定された間隔
で、設定された回数、制御位置パルスを可変分周器８に
対して出力するとともに、設定された初期値のカウント
を終了して、カウンタ値が０になったとき動作を終了す
る。なお、デコーダ１１及びフリップ・フロップ１３の
構成は、第１実施例のそれ（図２）と略同様であるの
で、詳細な説明を省略する。
【００３２】次に、図１、図４及び図５を参照して、こ
の例のフレーム同期制御回路の動作について説明する。
フレーム検出回路１では、基準クロックからフレームク
ロックを生成し、生成したフレームクロックと、受信信
号中のフレーム同期信号とを比較することによって、フ
レーム同期のずれを補償するための制御量と、制御方向
とを検出して、可変分周器制御部７Ａに出力する。可変
分周器制御部７Ａにおいて、デコーダ１１は、フレーム
検出回路１から入力された制御量に応じて、カウンタ１
２ＡがＮ（Ｎは正の整数）カウントするように、予め計
算された設定値をカウンタ１２Ａに出力する。
の例のフレーム同期制御回路の動作について説明する。
フレーム検出回路１では、基準クロックからフレームク
ロックを生成し、生成したフレームクロックと、受信信
号中のフレーム同期信号とを比較することによって、フ
レーム同期のずれを補償するための制御量と、制御方向
とを検出して、可変分周器制御部７Ａに出力する。可変
分周器制御部７Ａにおいて、デコーダ１１は、フレーム
検出回路１から入力された制御量に応じて、カウンタ１
２ＡがＮ（Ｎは正の整数）カウントするように、予め計
算された設定値をカウンタ１２Ａに出力する。
【００３３】カウンタ１２Ａは、フレームクロックの入
力直後から、発振器２から供給される基準クロックによ
って、デコーダ１１からの設定値をカウントすることに
よって、可変分周器８が分周比の調整を行なうタイミン
グを示す、制御位置パルスをＮ回、フレームの先頭か
ら、指定された間隔で可変分周器８に出力する。カウン
タ１２Ａは、制御位置パルスをＮ回出力した後は、次の
フレームクロックの入力まで動作を停止する。また、フ
リップ・フロップ１３は、フレーム検出回路１からのフ
レームクロックに応じて、フレーム検出回路１からの制
御方向の信号をラッチして、分周比増加または減少の制
御方向の変化に応じて、例えば、正負の極性が異なる制
御方向制御信号を出力する。
力直後から、発振器２から供給される基準クロックによ
って、デコーダ１１からの設定値をカウントすることに
よって、可変分周器８が分周比の調整を行なうタイミン
グを示す、制御位置パルスをＮ回、フレームの先頭か
ら、指定された間隔で可変分周器８に出力する。カウン
タ１２Ａは、制御位置パルスをＮ回出力した後は、次の
フレームクロックの入力まで動作を停止する。また、フ
リップ・フロップ１３は、フレーム検出回路１からのフ
レームクロックに応じて、フレーム検出回路１からの制
御方向の信号をラッチして、分周比増加または減少の制
御方向の変化に応じて、例えば、正負の極性が異なる制
御方向制御信号を出力する。
【００３４】ここで、この例のフレーム同期制御回路に
おける制御動作のタイミングについて説明する。可変分
周器８は、図５（ａ）に示すフレームクロックＦＣを基
準タイミングＴ０として、同図（ｂ）に示すように、制
御間隔Ｔ３1 ，Ｔ３2 ，…,Ｔ３N ごとに、制御位置パ
ルスＳＤ１，ＳＤ２，…，ＳＤＮによって、制御方向制
御信号によって指定された方向に、制御時間Ｔ４だけ、
分周比を増加しまたは減少させる動作を、１フレーム周
期Ｔ２間に行なう。この際、制御間隔Ｔ３1 ，Ｔ３2 ，
…, Ｔ３N は、ＰＬＬ回路９の動作が安定するのに必要
な時間をＴPLLとすると、Ｔ３1 ，Ｔ３2 ，…, Ｔ３N
≧ＴPLL となるように決定される。また、制御時間Ｔ４
は、ＰＬＬ回路５のロックがはずれる制御期間（制御
量）をＴLO CKとすると、Ｔ４≦ＴLOCKとなるように決定
される。
おける制御動作のタイミングについて説明する。可変分
周器８は、図５（ａ）に示すフレームクロックＦＣを基
準タイミングＴ０として、同図（ｂ）に示すように、制
御間隔Ｔ３1 ，Ｔ３2 ，…,Ｔ３N ごとに、制御位置パ
ルスＳＤ１，ＳＤ２，…，ＳＤＮによって、制御方向制
御信号によって指定された方向に、制御時間Ｔ４だけ、
分周比を増加しまたは減少させる動作を、１フレーム周
期Ｔ２間に行なう。この際、制御間隔Ｔ３1 ，Ｔ３2 ，
…, Ｔ３N は、ＰＬＬ回路９の動作が安定するのに必要
な時間をＴPLLとすると、Ｔ３1 ，Ｔ３2 ，…, Ｔ３N
≧ＴPLL となるように決定される。また、制御時間Ｔ４
は、ＰＬＬ回路５のロックがはずれる制御期間（制御
量）をＴLO CKとすると、Ｔ４≦ＴLOCKとなるように決定
される。
【００３５】このように、この例の構成によれば、フレ
ーム同期制御回路において、フレーム同期補償の制御を
１フレーム内に、任意の時間間隔でフレームの先頭から
複数回分散して行なうので、ＰＬＬ回路のロックがはず
れないようにしながら、フレーム同期補償の制御量を大
きくすることができ、フレーム同期補償に必要な時間を
短くすることができる。従って、使用するシステムクロ
ックの周波数が高い場合でも、フレーム同期を確立する
ために必要な時間が過大になることを防止できる。
ーム同期制御回路において、フレーム同期補償の制御を
１フレーム内に、任意の時間間隔でフレームの先頭から
複数回分散して行なうので、ＰＬＬ回路のロックがはず
れないようにしながら、フレーム同期補償の制御量を大
きくすることができ、フレーム同期補償に必要な時間を
短くすることができる。従って、使用するシステムクロ
ックの周波数が高い場合でも、フレーム同期を確立する
ために必要な時間が過大になることを防止できる。
【００３６】また、この例においては、フレーム同期補
償の制御をフレームの先頭から任意の指定間隔で行なう
ので、例えば、１フレーム内に制御を終了できないと
き、終わりに近い部分の制御間隔を短くして、１フレー
ム内に制御を終了できるように制御することが可能であ
る。さらに、１フレーム内においてフレーム同期補償の
制御を完了するので、制御をフレームの先頭から行なう
ことによって、制御を簡単にすることができる。
償の制御をフレームの先頭から任意の指定間隔で行なう
ので、例えば、１フレーム内に制御を終了できないと
き、終わりに近い部分の制御間隔を短くして、１フレー
ム内に制御を終了できるように制御することが可能であ
る。さらに、１フレーム内においてフレーム同期補償の
制御を完了するので、制御をフレームの先頭から行なう
ことによって、制御を簡単にすることができる。
【００３７】◇第３実施例 次に、この発明の第３実施例について説明する。図６
は、この発明の第３実施例であるフレーム同期制御回路
を構成する可変分周器制御部の電気的構成を示すブロッ
ク図、また、図７は、同実施例における制御動作を説明
するためのタイミングチャートである。この第３実施例
の構成が、上述した第１実施例の構成（図２）と大きく
異なるところは、１フレーム期間内にフレーム同期補償
の制御が完結しない場合に適用できる構成（図６）とし
た点である。従って、上述の第１実施例と大きく異なる
のは、第２実施例の場合と同様、可変分周器制御部の構
成だけである。
は、この発明の第３実施例であるフレーム同期制御回路
を構成する可変分周器制御部の電気的構成を示すブロッ
ク図、また、図７は、同実施例における制御動作を説明
するためのタイミングチャートである。この第３実施例
の構成が、上述した第１実施例の構成（図２）と大きく
異なるところは、１フレーム期間内にフレーム同期補償
の制御が完結しない場合に適用できる構成（図６）とし
た点である。従って、上述の第１実施例と大きく異なる
のは、第２実施例の場合と同様、可変分周器制御部の構
成だけである。
【００３８】すなわち、この例の可変分周器制御部７Ｂ
は、図６に示すように、デコーダ１１と、カウンタ１２
Ｂと、フリップ・フロップ１３とから概略構成される点
で、上述した第１実施例のそれと略同様であるが、第１
実施例では、フレームクロックの入力時からカウントを
開始するのを廃して、任意の時刻からカウントを開始す
るようにした点で、第１実施例の可変分周器制御部と相
違する。カウンタ１２Ｂは、発振器２からの基準クロッ
クをカウントして、任意に設定された設定時刻から、デ
コーダ１１から設定された回数、等間隔に制御位置パル
スを可変分周器８に対して出力するとともに、設定され
た初期値のカウントを終了して、カウンタ値が０になっ
たとき動作を終了する。
は、図６に示すように、デコーダ１１と、カウンタ１２
Ｂと、フリップ・フロップ１３とから概略構成される点
で、上述した第１実施例のそれと略同様であるが、第１
実施例では、フレームクロックの入力時からカウントを
開始するのを廃して、任意の時刻からカウントを開始す
るようにした点で、第１実施例の可変分周器制御部と相
違する。カウンタ１２Ｂは、発振器２からの基準クロッ
クをカウントして、任意に設定された設定時刻から、デ
コーダ１１から設定された回数、等間隔に制御位置パル
スを可変分周器８に対して出力するとともに、設定され
た初期値のカウントを終了して、カウンタ値が０になっ
たとき動作を終了する。
【００３９】次に、図１、図６及び図７を参照して、こ
の例のフレーム同期制御回路の動作について説明する。
フレーム検出回路１では、基準クロックからフレームク
ロックを生成し、生成したフレームクロックと、受信信
号中のフレーム同期信号とを比較することによって、フ
レーム同期のずれを補償するための制御量と、制御方向
とを検出して、可変分周器制御部７Ｂに出力する。可変
分周器制御部７Ｂにおいて、デコーダ１１は、フレーム
検出回路１から入力された制御量に応じて、カウンタ１
２ＢがＮ（Ｎは正の整数）カウントするように、予め計
算された設定値をカウンタ１２Ｂに出力する。
の例のフレーム同期制御回路の動作について説明する。
フレーム検出回路１では、基準クロックからフレームク
ロックを生成し、生成したフレームクロックと、受信信
号中のフレーム同期信号とを比較することによって、フ
レーム同期のずれを補償するための制御量と、制御方向
とを検出して、可変分周器制御部７Ｂに出力する。可変
分周器制御部７Ｂにおいて、デコーダ１１は、フレーム
検出回路１から入力された制御量に応じて、カウンタ１
２ＢがＮ（Ｎは正の整数）カウントするように、予め計
算された設定値をカウンタ１２Ｂに出力する。
【００４０】カウンタ１２Ｂは、設定時刻から、発振器
２から供給される基準クロックによって、デコーダ１１
から設定された設定値までをカウントすることによっ
て、制御位置パルスをＮ回、任意の設定タイミングから
等間隔に可変分周器８に出力する。この際、１フレーム
期間内に制御位置パルスの出力を完了しない場合は、次
のフレームにおいて引き続き、制御位置パルスを出力す
る。カウンタ１２Ｂは、制御位置パルスをＮ回出力した
後は、次のフレームクロックの入力まで動作を停止す
る。また、フリップ・フロップ１３は、フレーム検出回
路１からのフレームクロックに応じて、フレーム検出回
路１からの制御方向の信号をラッチして、分周比増加ま
たは減少の制御方向の変化に応じて、例えば、正負の極
性が異なる制御方向制御信号を出力する。
２から供給される基準クロックによって、デコーダ１１
から設定された設定値までをカウントすることによっ
て、制御位置パルスをＮ回、任意の設定タイミングから
等間隔に可変分周器８に出力する。この際、１フレーム
期間内に制御位置パルスの出力を完了しない場合は、次
のフレームにおいて引き続き、制御位置パルスを出力す
る。カウンタ１２Ｂは、制御位置パルスをＮ回出力した
後は、次のフレームクロックの入力まで動作を停止す
る。また、フリップ・フロップ１３は、フレーム検出回
路１からのフレームクロックに応じて、フレーム検出回
路１からの制御方向の信号をラッチして、分周比増加ま
たは減少の制御方向の変化に応じて、例えば、正負の極
性が異なる制御方向制御信号を出力する。
【００４１】ここで、この例のフレーム同期制御回路に
おける制御動作のタイミングについて説明する。可変分
周器８は、図７（ａ）に示すフレームクロックＦＣの基
準タイミングＴ０と無関係に、同図（ｂ）に示すよう
に、任意の位置から、制御間隔Ｔ３ごとに、制御位置パ
ルスＳＤ１，ＳＤ２，…，ＳＤＮによって、制御方向制
御信号によって指定された方向に、制御時間Ｔ４だけ、
分周比を増加しまたは減少させる動作を、１フレーム周
期Ｔ２以上の期間行なう。この際、制御間隔Ｔ３（Ｔ３
×Ｎ≧Ｔ２）は、ＰＬＬ回路５の動作が安定するのに必
要な時間をＴPLLとすると、Ｔ３≧ＴPLL となるように
決定される。また、制御時間Ｔ４は、ＰＬＬ回路５のロ
ックがはずれる制御期間（制御量）をＴLOCKとすると、
Ｔ４≦ＴLO CKとなるように決定される。
おける制御動作のタイミングについて説明する。可変分
周器８は、図７（ａ）に示すフレームクロックＦＣの基
準タイミングＴ０と無関係に、同図（ｂ）に示すよう
に、任意の位置から、制御間隔Ｔ３ごとに、制御位置パ
ルスＳＤ１，ＳＤ２，…，ＳＤＮによって、制御方向制
御信号によって指定された方向に、制御時間Ｔ４だけ、
分周比を増加しまたは減少させる動作を、１フレーム周
期Ｔ２以上の期間行なう。この際、制御間隔Ｔ３（Ｔ３
×Ｎ≧Ｔ２）は、ＰＬＬ回路５の動作が安定するのに必
要な時間をＴPLLとすると、Ｔ３≧ＴPLL となるように
決定される。また、制御時間Ｔ４は、ＰＬＬ回路５のロ
ックがはずれる制御期間（制御量）をＴLOCKとすると、
Ｔ４≦ＴLO CKとなるように決定される。
【００４２】このように、この例の構成によれば、フレ
ーム同期制御回路において、フレーム同期補償の制御を
１フレーム周期以上の時間にわたって、等間隔で複数回
分散して行なうので、ＰＬＬ回路のロックがはずれない
ようにしながら、フレーム同期補償の制御量を大きくす
ることができ、フレーム同期補償に必要な時間を短くす
ることができる。従って、使用するシステムクロックの
周波数が高い場合でも、フレーム同期を確立するために
必要な時間が過大になることを防止できる。また、この
例においては、フレーム同期補償の制御を１フレーム以
上の期間にわたって等間隔にフレームの先頭と無関係に
行なうので、可変分周器制御部７Ｂとカウンタ１２Ｂの
構成をを簡単にすることができる。
ーム同期制御回路において、フレーム同期補償の制御を
１フレーム周期以上の時間にわたって、等間隔で複数回
分散して行なうので、ＰＬＬ回路のロックがはずれない
ようにしながら、フレーム同期補償の制御量を大きくす
ることができ、フレーム同期補償に必要な時間を短くす
ることができる。従って、使用するシステムクロックの
周波数が高い場合でも、フレーム同期を確立するために
必要な時間が過大になることを防止できる。また、この
例においては、フレーム同期補償の制御を１フレーム以
上の期間にわたって等間隔にフレームの先頭と無関係に
行なうので、可変分周器制御部７Ｂとカウンタ１２Ｂの
構成をを簡単にすることができる。
【００４３】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、この例の
フレーム同期制御回路は、その全部または一部が、ハー
ドウエア構成であっても、ソフトウエア構成であっても
よい。この例のフレーム同期制御回路の一部（例えば可
変分周器制御部７，７Ａ，７Ｂ）は、ＣＰＵ（中央処理
装置）と、作業領域を持つメモリと、プログラムを記憶
したメモリと、入出力部等からなる構成によって、ソフ
トウエアの処理によって所要の動作を行なわせるように
することも可能である。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、この例の
フレーム同期制御回路は、その全部または一部が、ハー
ドウエア構成であっても、ソフトウエア構成であっても
よい。この例のフレーム同期制御回路の一部（例えば可
変分周器制御部７，７Ａ，７Ｂ）は、ＣＰＵ（中央処理
装置）と、作業領域を持つメモリと、プログラムを記憶
したメモリと、入出力部等からなる構成によって、ソフ
トウエアの処理によって所要の動作を行なわせるように
することも可能である。
【００４４】
【発明の効果】以上説明したように、この発明のフレー
ム同期制御回路によれば、受信装置で生成するデータク
ロックと、受信信号のデータクロックとの周波数を一致
させるために、発振器の基準クロックを分周する可変分
周器の分周比を増減する制御を行なう際に、所要の補正
量の制御を、データクロック生成用のＰＬＬ回路のロッ
クがはずれないように、１フレーム内において、又は１
フレーム期間以上にわたって分散して行なうようにした
ので、フレーム同期補償の制御量を大きくすることがで
き、また、フレーム同期補償の時間を短縮することがで
きる。
ム同期制御回路によれば、受信装置で生成するデータク
ロックと、受信信号のデータクロックとの周波数を一致
させるために、発振器の基準クロックを分周する可変分
周器の分周比を増減する制御を行なう際に、所要の補正
量の制御を、データクロック生成用のＰＬＬ回路のロッ
クがはずれないように、１フレーム内において、又は１
フレーム期間以上にわたって分散して行なうようにした
ので、フレーム同期補償の制御量を大きくすることがで
き、また、フレーム同期補償の時間を短縮することがで
きる。
【００４５】特に、移動体通信の受信機では、受信デー
タが時間的に安定しないため、データをもとにしたクロ
ック再生を行なうことができないので、受信機内部に有
するデータクロックの周波数を、送信機側のデータクロ
ックに合わせて調整する必要があるが、データクロック
の周波数が高くなると、調整可能なデータクロックの周
波数差が小さくなるため、その分、受信機内部のクロッ
ク発生器に高い精度が要求されることになるが、この発
明を適用すれば、データクロックの周波数差の調整範囲
を広くすることができるので、受信機内部のクロック発
生器に高い精度が要求されないようになり、従って、携
帯用や移動体向けに安価な受信機を提供することが可能
となる。
タが時間的に安定しないため、データをもとにしたクロ
ック再生を行なうことができないので、受信機内部に有
するデータクロックの周波数を、送信機側のデータクロ
ックに合わせて調整する必要があるが、データクロック
の周波数が高くなると、調整可能なデータクロックの周
波数差が小さくなるため、その分、受信機内部のクロッ
ク発生器に高い精度が要求されることになるが、この発
明を適用すれば、データクロックの周波数差の調整範囲
を広くすることができるので、受信機内部のクロック発
生器に高い精度が要求されないようになり、従って、携
帯用や移動体向けに安価な受信機を提供することが可能
となる。
【図１】この発明の第１（第２、第３）実施例であるフ
レーム同期制御回路の電気的構成を示すブロック図であ
る。
レーム同期制御回路の電気的構成を示すブロック図であ
る。
【図２】同回路における可変分周器制御部の電気的構成
を示すブロック図である。
を示すブロック図である。
【図３】同実施例における制御動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図４】この発明の第２実施例であるフレーム同期制御
回路を構成する可変分周器制御部の電気的構成を示すブ
ロック図である。
回路を構成する可変分周器制御部の電気的構成を示すブ
ロック図である。
【図５】同実施例における制御動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図６】この発明の第３実施例であるフレーム同期制御
回路を構成する可変分周器制御部の電気的構成を示すブ
ロック図である。
回路を構成する可変分周器制御部の電気的構成を示すブ
ロック図である。
【図７】同実施例における制御動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図８】従来のフレーム同期制御回路の電気的構成例を
示すブロック図である。
示すブロック図である。
【図９】従来のフレーム同期制御回路の動作を説明する
タイミングチャートである。
タイミングチャートである。
７，７Ａ，７Ｂ 可変分周器制御部（制御手段） ８ データクロック用可変分周器（可変分周手段） ９ ＰＬＬ回路（ＰＬＬ手段） １１ デコーダ １２，１２Ａ，１２Ｂ カウンタ １３ フリップ・フロップ（保持手段） １４ カウンタ制御部
Claims (6)
- 【請求項１】 送受信機間におけるデータフレームの同
期をとる受信機のフレーム同期制御回路において、 基準クロックを可変分周する可変分周手段と、該分周ク
ロックに位相同期してデータクロックを生成するＰＬＬ
手段と、基準クロックをカウントしてフレームクロック
を生成するとともに、該フレームクロックと受信信号か
ら検出したフレーム同期信号とのずれの検出結果に応じ
て一または複数フレーム内において複数回に分散して前
記可変分周手段における分周の制御を行なうことによっ
て、前記ＰＬＬ手段の生成するデータクロックと受信信
号のデータクロックとを同期させる制御手段とを備えた
ことを特徴とするフレーム同期制御回路。 - 【請求項２】 前記制御手段が、前記フレームクロック
とフレーム同期信号との周波数差を示す制御量に応じて
前記可変分周手段に対するＮ（Ｎは正の整数）回の制御
を１フレーム期間内に行なうための基準クロックのカウ
ント値を出力するデコーダと、該カウント値を設定さ
れ、前記フレームクロックの発生時から基準クロックに
よって該設定値をカウントして、前記可変分周手段にお
いてフレームの先頭から１フレーム期間内に前記Ｎ回の
制御を等間隔で行なわせるための制御位置パルスを発生
するカウンタと、前記フレームクロックとフレーム同期
信号とのずれの方向を示す制御方向を前記フレームクロ
ックに応じてラッチして、前記可変分周手段における分
周比の増又は減を示す制御方向制御信号を出力する保持
手段とを備えてなることを特徴とする請求項１記載のフ
レーム同期制御回路。 - 【請求項３】 前記制御手段が、前記フレームクロック
とフレーム同期信号との周波数差を示す制御量に応じて
前記可変分周手段に対するＮ（Ｎは正の整数）回の制御
を１フレーム期間内に行なうための基準クロックのカウ
ント値を出力するデコーダと、該カウント値を設定さ
れ、該設定値を任意の間隔に分配して出力するカウンタ
制御部と、前記フレームクロックの発生時から基準クロ
ックによって前記カウンタ制御部の出力値をカウントし
て、前記可変分周手段においてフレームの先頭から１フ
レーム期間内に前記Ｎ回の制御を指定間隔で行なわせる
ための制御位置パルスを発生するカウンタと、前記フレ
ームクロックとフレーム同期信号とのずれの方向を示す
制御方向を前記フレームクロックに応じてラッチして、
前記可変分周手段における分周比の増又は減を示す制御
方向制御信号を出力する保持手段とを備えてなることを
特徴とする請求項１記載のフレーム同期制御回路。 - 【請求項４】 前記制御手段が、前記フレームクロック
とフレーム同期信号との周波数差を示す制御量に応じて
前記可変分周手段に対するＮ（Ｎは正の整数）回の制御
を１フレーム期間以上にわたって行なうための基準クロ
ックのカウント値を出力するデコーダと、該カウント値
を設定され、前記フレームクロックの発生時から基準ク
ロックによって該設定値をカウントして、前記可変分周
手段においてフレームの先頭から１フレーム期間以上に
わたって前記Ｎ回の制御を等間隔で行なわせるための制
御位置パルスを発生するカウンタと、前記フレームクロ
ックとフレーム同期信号とのずれの方向を示す制御方向
を前記フレームクロックに応じてラッチして、前記可変
分周手段における分周比の増又は減を示す制御方向制御
信号を出力する保持手段とを備えてなることを特徴とす
る請求項１記載のフレーム同期制御回路。 - 【請求項５】 前記可変分周手段に対する複数回の分周
の制御における相隣る制御間の時間間隔が、前記ＰＬＬ
手段の動作安定に必要な時間以上になるように決定され
ることを特徴とする請求項１，２，３又は４記載のフレ
ーム同期制御回路。 - 【請求項６】 前記可変分周手段に対する複数回の分周
の制御における各制御の継続時間が、前記ＰＬＬ手段の
ロックがはずれる制御時間以下になるように決定される
ことを特徴とする請求項１，２，３，４又は５記載のフ
レーム同期制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230814A JP2998716B2 (ja) | 1997-08-27 | 1997-08-27 | フレーム同期制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230814A JP2998716B2 (ja) | 1997-08-27 | 1997-08-27 | フレーム同期制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174875A true JPH1174875A (ja) | 1999-03-16 |
| JP2998716B2 JP2998716B2 (ja) | 2000-01-11 |
Family
ID=16913699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9230814A Expired - Lifetime JP2998716B2 (ja) | 1997-08-27 | 1997-08-27 | フレーム同期制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998716B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009015927A (ja) * | 2007-07-02 | 2009-01-22 | Sony Corp | クロック生成回路、記録装置及びクロック生成方法 |
-
1997
- 1997-08-27 JP JP9230814A patent/JP2998716B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009015927A (ja) * | 2007-07-02 | 2009-01-22 | Sony Corp | クロック生成回路、記録装置及びクロック生成方法 |
| US8065552B2 (en) | 2007-07-02 | 2011-11-22 | Sony Corporation | Clock generation circuit, recording device and clock generation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2998716B2 (ja) | 2000-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6259326B1 (en) | Clock recovery from a burst-mode digital signal each packet of which may have one of several predefined frequencies | |
| US4309662A (en) | Circuit for rapidly resynchronizing a clock | |
| US5486792A (en) | Method and apparatus for calculating a divider in a digital phase lock loop | |
| US6559696B1 (en) | Circuit arrangement for generating a clock-pulse signal having a frequency synchronous with a reference clock-pulse signal | |
| EP0647933A1 (en) | Dot clock generator for liquid crystal display device | |
| US11294418B2 (en) | Stream clock generator and embedded DisplayPort system including the same | |
| EP0766404A2 (en) | Clock generator utilizing phase locked loop circuit | |
| EP1404020A1 (en) | Phase-locked loop circuit reducing steady state phase error | |
| US6172711B1 (en) | Sychronize processing circuit for multiscan display devices | |
| US6404833B1 (en) | Digital phase synchronizing apparatus | |
| JP2998716B2 (ja) | フレーム同期制御回路 | |
| US8068177B2 (en) | Methods and devices for signal synchronization | |
| US5502751A (en) | Digital phase locked loop | |
| EP0701330B1 (en) | DPLL and destuffing circuit using the same | |
| KR100360958B1 (ko) | Hout 위치 제어 회로 및 멀티 싱크 모니터 | |
| US4354164A (en) | Digital phase lock loop for TIM frequency | |
| US5923704A (en) | Transmit clock generation system and method | |
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| KR100287946B1 (ko) | 타이밍/주파수 공급기의 클럭동기 장치 및 방법 | |
| KR100560434B1 (ko) | 범용 망 동기 시스템 클럭 공급 장치 | |
| JP2829366B2 (ja) | 位相同期発振回路 | |
| JP3525875B2 (ja) | 位相同期装置及び位相同期方法 | |
| KR100328761B1 (ko) | 광통신 시스템의 시스템 클럭 유니트 스위칭 장치 | |
| JP2571146B2 (ja) | デジタルテープレコーダーの同期システム | |
| JPH1188156A (ja) | クロック生成用ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S201 | Request for registration of exclusive licence |
Free format text: JAPANESE INTERMEDIATE CODE: R314201 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071105 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081105 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081105 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091105 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091105 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101105 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111105 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111105 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121105 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121105 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131105 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |