JPH1173346A - 半導体制御装置 - Google Patents
半導体制御装置Info
- Publication number
- JPH1173346A JPH1173346A JP9232474A JP23247497A JPH1173346A JP H1173346 A JPH1173346 A JP H1173346A JP 9232474 A JP9232474 A JP 9232474A JP 23247497 A JP23247497 A JP 23247497A JP H1173346 A JPH1173346 A JP H1173346A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- output
- output port
- level
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 制御している電気器機に異常事態が発生した
とき、即時にその異常を検知することのできる半導体制
御装置を提供する。 【解決手段】 正常時の出力ポート13の電圧レベルにレ
ベル設定された出力データレジスタ11を備え、出力ポー
ト13の電圧レベルと出力データレジスタ11のレベルとを
比較回路14により比較し、一致しない状態がある一定時
間以上連続した場合、制御信号Ｓを出力するようにした
ものである。
とき、即時にその異常を検知することのできる半導体制
御装置を提供する。 【解決手段】 正常時の出力ポート13の電圧レベルにレ
ベル設定された出力データレジスタ11を備え、出力ポー
ト13の電圧レベルと出力データレジスタ11のレベルとを
比較回路14により比較し、一致しない状態がある一定時
間以上連続した場合、制御信号Ｓを出力するようにした
ものである。
Description
【０００１】
【発明の属する技術分野】本発明は電気機器の制御に用
いられるマイクロコントローラ等の半導体制御装置に関
する。
いられるマイクロコントローラ等の半導体制御装置に関
する。
【０００２】
【従来の技術】近年、アイロン，ジャーポット等の家電
製品においてもマイクロコントローラ等の半導体制御装
置が使用されるようになってきており、また一方では電
気機器の安全性についても大きな関心が寄せられ、電気
機器メーカーでは、安全設計が重要な要素になってきて
いるのが現状である。このような安全設計の面から見る
と、アイロン，ジャーポット等の家電製品では、半導体
制御装置によってヒーター制御が行われており、もしこ
の半導体制御装置に破壊等の異常が発生した場合は火災
につながる危険性を有しているので、従来よりその対策
がなされてきている。
製品においてもマイクロコントローラ等の半導体制御装
置が使用されるようになってきており、また一方では電
気機器の安全性についても大きな関心が寄せられ、電気
機器メーカーでは、安全設計が重要な要素になってきて
いるのが現状である。このような安全設計の面から見る
と、アイロン，ジャーポット等の家電製品では、半導体
制御装置によってヒーター制御が行われており、もしこ
の半導体制御装置に破壊等の異常が発生した場合は火災
につながる危険性を有しているので、従来よりその対策
がなされてきている。
【０００３】以下従来の半導体制御装置とこれによるヒ
ーター制御の一例について図面を参照しながら説明す
る。図３は従来の半導体制御装置によるヒーター制御回
路の構成図であり、図中、１はアイロン，ジャーポット
等のヒーター、２はヒーター制御スイッチ、３はヒータ
ー保護スイッチ、４は半導体制御装置であるマイクロコ
ントローラ、Ｓ1はマイクロコントローラ４から出力さ
れるヒーター制御信号、Ｓ2はマイクロコントローラ４
に入力される温度センサー信号である。
ーター制御の一例について図面を参照しながら説明す
る。図３は従来の半導体制御装置によるヒーター制御回
路の構成図であり、図中、１はアイロン，ジャーポット
等のヒーター、２はヒーター制御スイッチ、３はヒータ
ー保護スイッチ、４は半導体制御装置であるマイクロコ
ントローラ、Ｓ1はマイクロコントローラ４から出力さ
れるヒーター制御信号、Ｓ2はマイクロコントローラ４
に入力される温度センサー信号である。
【０００４】以下その動作を説明する。まず、加熱が必
要な時にはヒーター制御信号Ｓ1により、ヒーター制御
スイッチ２をオンし、次に温度センサー信号Ｓ2によ
り、ヒーター１が規定温度になったことが検知されると
ヒーター制御スイッチ２はオフされ、以下これを繰り返
すことになる。しかしながら、このスイッチング時の過
電流等により、ヒーター制御スイッチ２側の出力ポート
が破壊した場合、ヒーター制御スイッチ２がオンしたま
まの状態となる場合があり、この場合は機器の温度が上
昇し続け、異常な温度上昇を来すが、この異常な温度上
昇は温度センサーで検知されてヒーター保護スイッチ３
がオフされるように構成されている。
要な時にはヒーター制御信号Ｓ1により、ヒーター制御
スイッチ２をオンし、次に温度センサー信号Ｓ2によ
り、ヒーター１が規定温度になったことが検知されると
ヒーター制御スイッチ２はオフされ、以下これを繰り返
すことになる。しかしながら、このスイッチング時の過
電流等により、ヒーター制御スイッチ２側の出力ポート
が破壊した場合、ヒーター制御スイッチ２がオンしたま
まの状態となる場合があり、この場合は機器の温度が上
昇し続け、異常な温度上昇を来すが、この異常な温度上
昇は温度センサーで検知されてヒーター保護スイッチ３
がオフされるように構成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、温度センサーによるヒーター制御の異常
を認識できる温度は通常ヒーターで加熱する温度に対し
て十分マージンを付加した高い温度に設定されるため、
異常であると認識した時点では、火傷、発火が発生して
いる可能性も大きいという問題点があった。
うな構成では、温度センサーによるヒーター制御の異常
を認識できる温度は通常ヒーターで加熱する温度に対し
て十分マージンを付加した高い温度に設定されるため、
異常であると認識した時点では、火傷、発火が発生して
いる可能性も大きいという問題点があった。
【０００６】本発明は上記従来の問題点を解決するもの
であり、制御している電気機器に異常事態が発生したと
き、即時にその異常を検知することのできる半導体制御
装置を提供することを目的とする。
であり、制御している電気機器に異常事態が発生したと
き、即時にその異常を検知することのできる半導体制御
装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
電気機器の制御に用いられる半導体制御装置であって、
その正常時の出力ポートの電圧レベルにレベル設定され
た出力データレジスタを備え、前記出力ポートの電圧レ
ベルと前記出力データレジスタのレベルとを比較回路に
より比較し、一致しない状態がある一定時間以上連続し
た場合、制御信号を出力するようにしたものである。
電気機器の制御に用いられる半導体制御装置であって、
その正常時の出力ポートの電圧レベルにレベル設定され
た出力データレジスタを備え、前記出力ポートの電圧レ
ベルと前記出力データレジスタのレベルとを比較回路に
より比較し、一致しない状態がある一定時間以上連続し
た場合、制御信号を出力するようにしたものである。
【０００８】この発明によれば、出力ポートの破壊等が
発生した場合、即時に制御信号が出力され、これに基づ
く異常事態への対応を図る機能としてＣＰＵプログラム
への割り込みが行なわれて、ソフトウエア処理によりヒ
ーター保護スイッチのオフ、ブザーやパネル表示による
告知等の安全制御が行なわれる。
発生した場合、即時に制御信号が出力され、これに基づ
く異常事態への対応を図る機能としてＣＰＵプログラム
への割り込みが行なわれて、ソフトウエア処理によりヒ
ーター保護スイッチのオフ、ブザーやパネル表示による
告知等の安全制御が行なわれる。
【０００９】
【発明の実施の形態】以下本発明の一実施の形態につい
て図面を参照しながら説明する。図１は本発明の半導体
制御装置の一実施の形態における構成を示すブロック図
であり、図中、11は出力データレジスタ、12は出力バッ
ファ、13は出力ポート、14は比較回路、15は論理積ゲー
ト(ＡＮＤ回路)、16は割り込み制御回路、17はＣＰＵ、
18はＲＯＭ、19はＲＡＭで、これらにより半導体制御装
置20が構成される。なお、Ｓは割り込み要求信号となる
制御信号である。図２は本発明の半導体制御装置の一実
施の形態におけるタイミングチャートであり、図中、ａ
は出力データレジスタの出力値、ｂは出力ポートの出力
波形、ｃは制御信号の値である。なお、図２では比較回
路14を３個配置した場合を例示している。
て図面を参照しながら説明する。図１は本発明の半導体
制御装置の一実施の形態における構成を示すブロック図
であり、図中、11は出力データレジスタ、12は出力バッ
ファ、13は出力ポート、14は比較回路、15は論理積ゲー
ト(ＡＮＤ回路)、16は割り込み制御回路、17はＣＰＵ、
18はＲＯＭ、19はＲＡＭで、これらにより半導体制御装
置20が構成される。なお、Ｓは割り込み要求信号となる
制御信号である。図２は本発明の半導体制御装置の一実
施の形態におけるタイミングチャートであり、図中、ａ
は出力データレジスタの出力値、ｂは出力ポートの出力
波形、ｃは制御信号の値である。なお、図２では比較回
路14を３個配置した場合を例示している。
【００１０】以上のように構成された半導体制御装置に
ついて、以下その動作を説明する。まず、出力ポートが
正常な場合は、図１の出力データレジスタ11の値と出力
バッファ12を介した出力ポート13のレベルは同じであ
り、異なるタイミングでサンプリングされた複数個の比
較回路14の出力はすべてローレベルとなり、論理積ゲー
ト15を介した制御信号Ｓは発生しない。
ついて、以下その動作を説明する。まず、出力ポートが
正常な場合は、図１の出力データレジスタ11の値と出力
バッファ12を介した出力ポート13のレベルは同じであ
り、異なるタイミングでサンプリングされた複数個の比
較回路14の出力はすべてローレベルとなり、論理積ゲー
ト15を介した制御信号Ｓは発生しない。
【００１１】次に、出力ポートが破壊した場合には、図
１の出力データレジスタ11の値と出力バッファ12を介し
た出力ポート13のレベルは異なり、異なるタイミングで
サンプリングされた複数個の比較回路14の出力はすべて
ハイレベルとなり、論理積ゲート15の出力もハイレベル
となることにより制御信号Ｓが発生し、割り込み制御回
路16によりＣＰＵ17の割り込み処理プログラムへの割り
込みが受理され、ＣＰＵ17において割り込み処理プログ
ラムが実行されて、例えばヒーター保護スイッチのオ
フ、ブザーやパネル表示による告知等が行なわれる。ま
た、出力ポート13が正常な場合において、図２のように
出力ポート13の負荷により出力データレジスタ11の出力
値ａの変化に対し、出力ポート13の出力波形ｂの変化に
遅延が発生した場合、図２のサンプリング２では比較結
果が不一致と判定されるが、サンプリング１及び３で比
較結果が一致しているため割り込みは発生しない。出力
ポートのノイズの影響により比較結果が不一致と判定さ
れた場合もこれと同様に割り込みは発生しない。
１の出力データレジスタ11の値と出力バッファ12を介し
た出力ポート13のレベルは異なり、異なるタイミングで
サンプリングされた複数個の比較回路14の出力はすべて
ハイレベルとなり、論理積ゲート15の出力もハイレベル
となることにより制御信号Ｓが発生し、割り込み制御回
路16によりＣＰＵ17の割り込み処理プログラムへの割り
込みが受理され、ＣＰＵ17において割り込み処理プログ
ラムが実行されて、例えばヒーター保護スイッチのオ
フ、ブザーやパネル表示による告知等が行なわれる。ま
た、出力ポート13が正常な場合において、図２のように
出力ポート13の負荷により出力データレジスタ11の出力
値ａの変化に対し、出力ポート13の出力波形ｂの変化に
遅延が発生した場合、図２のサンプリング２では比較結
果が不一致と判定されるが、サンプリング１及び３で比
較結果が一致しているため割り込みは発生しない。出力
ポートのノイズの影響により比較結果が不一致と判定さ
れた場合もこれと同様に割り込みは発生しない。
【００１２】以上のように本実施の形態によれば、出力
ポートのレベルと正常時の出力ポートのレベルに設定さ
れた出力データレジスタのレベルとを比較し、一致しな
かった場合に制御信号が出力され、これに基づき割り込
みを発生する機能を有しているので、出力ポートの破壊
等が発生した場合即時に割り込みを発生し、ソフトウエ
ア処理によりヒーター保護スイッチのオフ、ブザーやパ
ネル表示により告知する等の安全制御を即時実行するこ
とが可能となり、さらに、出力ポートのレベルと出力デ
ータレジスタのレベルとを比較する比較回路を複数個配
置し、それぞれ異なったタイミングでサンプリングした
データの比較結果を論理積することにより、ノイズ等に
よる誤まった割り込み発生を防止することができ、ま
た、わずかな回路の追加でこれが実現できるためコスト
パフォーマンスの高い半導体制御装置を提供できるもの
である。
ポートのレベルと正常時の出力ポートのレベルに設定さ
れた出力データレジスタのレベルとを比較し、一致しな
かった場合に制御信号が出力され、これに基づき割り込
みを発生する機能を有しているので、出力ポートの破壊
等が発生した場合即時に割り込みを発生し、ソフトウエ
ア処理によりヒーター保護スイッチのオフ、ブザーやパ
ネル表示により告知する等の安全制御を即時実行するこ
とが可能となり、さらに、出力ポートのレベルと出力デ
ータレジスタのレベルとを比較する比較回路を複数個配
置し、それぞれ異なったタイミングでサンプリングした
データの比較結果を論理積することにより、ノイズ等に
よる誤まった割り込み発生を防止することができ、ま
た、わずかな回路の追加でこれが実現できるためコスト
パフォーマンスの高い半導体制御装置を提供できるもの
である。
【００１３】
【発明の効果】以上のように本発明によれば、出力ポー
トのレベルと正常時の出力ポートのレベルに設定された
出力データレジスタのレベルとを比較し、一致しなかっ
た場合に制御信号が出力され、これに基づき異常事態へ
の対応を図る機能を有しているので、出力ポートの破壊
等が発生した場合は即時に割り込みを発生し、ソフトウ
エア処理により、ヒーター保護スイッチのオフ、ブザー
やパネル表示により告知する等の安全制御を即時に実行
することができるという有利な効果が得られる。
トのレベルと正常時の出力ポートのレベルに設定された
出力データレジスタのレベルとを比較し、一致しなかっ
た場合に制御信号が出力され、これに基づき異常事態へ
の対応を図る機能を有しているので、出力ポートの破壊
等が発生した場合は即時に割り込みを発生し、ソフトウ
エア処理により、ヒーター保護スイッチのオフ、ブザー
やパネル表示により告知する等の安全制御を即時に実行
することができるという有利な効果が得られる。
【図１】本発明の半導体制御装置の一実施の形態におけ
る構成を示すブロック図である。
る構成を示すブロック図である。
【図２】本発明の半導体制御装置の一実施の形態におけ
るタイミングチャートである。
るタイミングチャートである。
【図３】従来の半導体制御装置によるヒーター制御回路
の構成図である。
の構成図である。
11…出力データレジスタ、 12…出力バッファ、 13…
出力ポート、 14…比較回路、 15…論理積ゲート(Ａ
ＮＤ回路)、 16…割り込み制御回路、 17…ＣＰＵ、
18…ＲＯＭ、 19…ＲＡＭ、 20…半導体制御装置、
Ｓ…制御信号、ａ…出力データレジスタの出力値、
ｂ…出力ポートの出力波形、 ｃ…制御信号の値。
出力ポート、 14…比較回路、 15…論理積ゲート(Ａ
ＮＤ回路)、 16…割り込み制御回路、 17…ＣＰＵ、
18…ＲＯＭ、 19…ＲＡＭ、 20…半導体制御装置、
Ｓ…制御信号、ａ…出力データレジスタの出力値、
ｂ…出力ポートの出力波形、 ｃ…制御信号の値。
Claims (3)
- 【請求項１】 電気機器の制御に用いられる半導体制御
装置であって、その正常時の出力ポートの電圧レベルに
レベル設定された出力データレジスタを備え、前記出力
ポートの電圧レベルと前記出力データレジスタのレベル
とを比較回路により比較し、一致しない状態がある一定
時間以上連続した場合、制御信号を出力するようにした
ことを特徴とする半導体制御装置。 - 【請求項２】 割り込み処理プログラムを有するＣＰＵ
とその割り込み制御回路を更に備え、前記制御信号に基
づき前記割り込み制御回路を制御して前記割り込み処理
プログラムを実行させるようにしたことを特徴とする請
求項１記載の半導体制御装置。 - 【請求項３】 比較回路は複数個配置され、それぞれ異
なったタイミングでサンプリングしたデータの比較結果
を論理積することにより、ノイズ等による誤まった割り
込み発生を防止するようにしたことを特徴とする請求項
１または請求項２記載の半導体制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232474A JPH1173346A (ja) | 1997-08-28 | 1997-08-28 | 半導体制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232474A JPH1173346A (ja) | 1997-08-28 | 1997-08-28 | 半導体制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1173346A true JPH1173346A (ja) | 1999-03-16 |
Family
ID=16939874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9232474A Pending JPH1173346A (ja) | 1997-08-28 | 1997-08-28 | 半導体制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1173346A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009151628A (ja) * | 2007-12-21 | 2009-07-09 | Nec Infrontia Corp | エッジ検出のみの割込み機能を有するｃｐｕおよび電子機器 |
-
1997
- 1997-08-28 JP JP9232474A patent/JPH1173346A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009151628A (ja) * | 2007-12-21 | 2009-07-09 | Nec Infrontia Corp | エッジ検出のみの割込み機能を有するｃｐｕおよび電子機器 |
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