JPH1167902A - Semiconductor integrated circuit device and manufacture thereof - Google Patents
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- JPH1167902A JPH1167902A JP21430597A JP21430597A JPH1167902A JP H1167902 A JPH1167902 A JP H1167902A JP 21430597 A JP21430597 A JP 21430597A JP 21430597 A JP21430597 A JP 21430597A JP H1167902 A JPH1167902 A JP H1167902A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、タングステン膜か
らなるプラグを備えている配線層の高精度なパターン化
ができる半導体集積回路装置に適用して有効な半導体集
積回路装置およびその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a method of manufacturing the same, and more particularly, to a semiconductor integrated circuit device capable of patterning a wiring layer having a plug made of a tungsten film with high precision. The present invention relates to an effective semiconductor integrated circuit device and a method for manufacturing the same.
【0002】[0002]
【従来の技術】本発明者は、半導体集積回路装置の製造
方法について検討した。以下は、本発明者によって検討
された技術であり、その概要は次のとおりである。2. Description of the Related Art The present inventors have studied a method of manufacturing a semiconductor integrated circuit device. The following is a technique studied by the present inventors, and the outline is as follows.
【0003】すなわち、半導体集積回路装置の製造方法
においては、例えばMOSFET(Metal Oxide Semico
nductor Field Effect Transistor )が形成されている
半導体基板の上に層間絶縁膜を形成し、それにスルーホ
ールを形成し、そのスルーホールにタングステン膜から
なるプラグを埋め込んだ後に、プラグと電気的に接続す
るための配線層を形成している。That is, in a method of manufacturing a semiconductor integrated circuit device, for example, a MOSFET (Metal Oxide Semico
nductor Field Effect Transistor) is formed on a semiconductor substrate, an interlayer insulating film is formed, a through hole is formed in the interlayer insulating film, and a plug made of a tungsten film is buried in the through hole, and then electrically connected to the plug. Wiring layer is formed.
【0004】この場合、タングステン膜からなるプラグ
の形成工程は、スルーホールに薄膜のチタン系膜(チタ
ン膜または窒化チタン膜など)をバリアメタル膜とし
て、タングステン膜を埋め込んだ後、スルーホールに埋
め込まれているタングステン膜以外のタングステン膜を
ドライエッチングを使用したエッチバック法により取り
除いている。In this case, a plug formed of a tungsten film is formed by embedding a tungsten film in a through hole using a thin titanium-based film (such as a titanium film or a titanium nitride film) as a barrier metal film and then embedding the through hole in the through hole. The tungsten film other than the tungsten film is removed by an etch-back method using dry etching.
【0005】なお、半導体集積回路装置における配線層
の形成技術について記載されている文献としては、例え
ば平成元年11月2日、(株)プレスジャーナル発行の
「’90最新半導体プロセス技術」p267〜p273
に記載されているものがある。[0005] Incidentally, as a document describing a technology for forming a wiring layer in a semiconductor integrated circuit device, for example, “Ninety-Sixth Latest Semiconductor Process Technology” published on November 2, 1989 by Press Journal, p. p273
Some are described in
【0006】[0006]
【発明が解決しようとする課題】ところが、前述したタ
ングステン膜からなるプラグを形成する際に、スルーホ
ールに埋め込まれているタングステン膜以外のタングス
テン膜をドライエッチングを使用したエッチバック法に
より取り除く製造工程において、ドライエッチング時の
エッチングばらつきにより、オーバーエッチングをしな
ければならないので、プラグとしてのタングステン膜の
表面にリセス(凹み)が発生し、そのリセス量が大きく
なってしまうという問題点がある。However, when the above-mentioned plug made of tungsten film is formed, a tungsten film other than the tungsten film buried in the through hole is removed by an etch-back method using dry etching. In this case, over-etching must be performed due to etching variation during dry etching, and thus a problem arises in that a recess (dent) is generated on the surface of the tungsten film as a plug, and the recess amount increases.
【0007】そのため、リセス量が大きいリセスが形成
されているタングステン膜からなるプラグを含む領域の
上に、配線層としてのアルミニウム合金層などをスパッ
タリング法を使用して堆積する場合、プラグの上の配線
層の表面にもリセス量が大きいリセスが形成されてしま
うので、配線層のパターンを形成する際のフォトレジス
ト膜のパターン不良が発生すると共にフォトレジスト膜
のパターンを形成する際のマージンの低下が発生する。For this reason, when an aluminum alloy layer or the like as a wiring layer is deposited by sputtering on a region including a plug made of a tungsten film having a recess with a large recess amount, the upper portion of the plug is formed. Since a large recess is also formed on the surface of the wiring layer, a pattern failure of the photoresist film when forming the pattern of the wiring layer occurs, and a decrease in a margin when forming the pattern of the photoresist film. Occurs.
【0008】その結果、配線層のパターン不良と配線層
のパターンを形成する際のマージンの低下が発生すると
いう問題点がある。As a result, there is a problem that a pattern defect of the wiring layer and a decrease in margin when forming the pattern of the wiring layer occur.
【0009】本発明の目的は、タングステン膜からなる
プラグを備えている配線層の高精度なパターン化ができ
る半導体集積回路装置およびその製造方法を提供するこ
とにある。It is an object of the present invention to provide a semiconductor integrated circuit device capable of patterning a wiring layer having a plug made of a tungsten film with high accuracy and a method of manufacturing the same.
【0010】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【0011】[0011]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【0012】すなわち、本発明の半導体集積回路装置
は、絶縁膜の選択的な領域に形成されているスルーホー
ルに埋め込まれているタングステン膜からなるプラグを
有し、プラグの表面にリセスが形成されており、プラグ
の表面の一部と絶縁膜の表面とは同一の平面となってい
るものである。That is, the semiconductor integrated circuit device of the present invention has a plug made of a tungsten film embedded in a through hole formed in a selective region of an insulating film, and a recess is formed on the surface of the plug. A part of the surface of the plug and the surface of the insulating film are on the same plane.
【0013】また、本発明の半導体集積回路装置の製造
方法は、半導体素子が形成されている半導体基板などの
基板の上に、絶縁膜を形成した後、絶縁膜の選択的な領
域にスルーホールを形成する工程と、スルーホールに薄
膜の第1のバリアメタル膜を形成し、絶縁膜の上に、第
1のバリアメタル膜よりも膜厚が大きい厚膜の第2のバ
リアメタル膜を形成する工程と、基板の上に、タングス
テン膜を堆積した後、エッチバック法を使用して、絶縁
膜の上のタングステン膜を取り除くと共にスルーホール
に埋め込まれているタングステン膜の表面の一部と絶縁
膜の表面とを同一の平面とし、スルーホールに埋め込ま
れているタングステン膜からなるプラグを形成する工程
と、第2のバリアメタル膜を取り除いた後、基板の上
に、配線層を形成する工程とを有するものである。According to the method of manufacturing a semiconductor integrated circuit device of the present invention, an insulating film is formed on a substrate such as a semiconductor substrate on which a semiconductor element is formed, and then a through hole is formed in a selective region of the insulating film. Forming a thin first barrier metal film in the through hole, and forming a thick second barrier metal film having a thickness larger than the first barrier metal film on the insulating film. After the tungsten film is deposited on the substrate, the tungsten film on the insulating film is removed using an etch-back method, and the part of the surface of the tungsten film embedded in the through hole is insulated. Forming a plug made of a tungsten film buried in the through-hole with the surface of the film being on the same plane, and forming a wiring layer on the substrate after removing the second barrier metal film; And a step.
【0014】[0014]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and redundant description will be omitted.
【0015】図1〜図10は、本発明の一実施の形態で
ある半導体集積回路装置の製造工程を示す概略断面図で
ある。同図を用いて、本実施の形態の半導体集積回路装
置およびその製造方法を具体的に説明する。FIGS. 1 to 10 are schematic sectional views showing steps of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention. The semiconductor integrated circuit device and the method of manufacturing the same according to the present embodiment will be specifically described with reference to FIG.
【0016】まず、図1に示すように、例えばp型のシ
リコン単結晶などからなる半導体基板(基板)1の表面
の選択的な領域である素子分離領域に熱酸化処理を用い
て酸化シリコン膜からなるフィールド絶縁膜2を形成す
る。次に、半導体基板1の上に、例えば酸化シリコン膜
からなるゲート絶縁膜3を形成し、このゲート絶縁膜3
の上に導電性の多結晶シリコン膜を形成した後、例えば
酸化シリコン膜からなる絶縁膜5を形成し、その後、フ
ォトリソグラフィ技術と選択エッチング技術とを使用し
て、多結晶シリコン膜をパターン化してゲート電極4を
形成すると共にパターン化したゲート絶縁膜3を形成す
る。First, as shown in FIG. 1, a silicon oxide film is formed on a device isolation region, which is a selective region on the surface of a semiconductor substrate (substrate) 1 made of, for example, p-type silicon single crystal by using thermal oxidation. A field insulating film 2 is formed. Next, a gate insulating film 3 made of, for example, a silicon oxide film is formed on the semiconductor substrate 1.
After forming a conductive polycrystalline silicon film thereon, an insulating film 5 made of, for example, a silicon oxide film is formed, and then the polycrystalline silicon film is patterned by using a photolithography technique and a selective etching technique. To form a gate electrode 4 and a patterned gate insulating film 3.
【0017】その後、ゲート電極4の側壁に例えば酸化
シリコン膜からなるサイドウォールスペーサ6を形成す
る。その後、半導体基板1に例えばリンなどのn型の不
純物をイオン注入してソースおよびドレインとなるn型
の半導体領域7を形成する。Thereafter, a sidewall spacer 6 made of, for example, a silicon oxide film is formed on the side wall of the gate electrode 4. Thereafter, an n-type impurity such as phosphorus is ion-implanted into the semiconductor substrate 1 to form an n-type semiconductor region 7 serving as a source and a drain.
【0018】この場合、フィールド絶縁膜2の上のゲー
ト電極4は、配線層として使用されているものである。
また、前述した半導体集積回路装置の製造工程は、半導
体基板1に半導体素子としてnチャネルMOSFETを
形成した態様であるが、半導体基板1にnチャネルMO
SFET以外のpチャネルMOSFET、CMOSFE
T、バイポーラトランジスタ、容量素子などの種々の半
導体素子を形成した態様を採用することができる。In this case, the gate electrode 4 on the field insulating film 2 is used as a wiring layer.
In the above-described manufacturing process of the semiconductor integrated circuit device, an n-channel MOSFET is formed as a semiconductor element on the semiconductor substrate 1.
P-channel MOSFET other than SFET, CMOSFE
An embodiment in which various semiconductor elements such as T, a bipolar transistor, and a capacitor are formed can be employed.
【0019】次に、半導体基板1の上に、絶縁膜8を形
成した後、その絶縁膜8にコンタクトホールとしてのス
ルーホール(接続孔)9を形成する(図2)。Next, after an insulating film 8 is formed on the semiconductor substrate 1, a through hole (connection hole) 9 as a contact hole is formed in the insulating film 8 (FIG. 2).
【0020】この場合、絶縁膜8は、例えば酸化シリコ
ン膜をCVD(Chemical Vapor Deposition )法を使用
して堆積する。その後、エッチバック法を使用して、絶
縁膜8の表面を平坦化処理して平坦な表面を有する絶縁
膜8とする。その後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、絶縁膜8にスルーホール9
を形成する。In this case, the insulating film 8 is formed by depositing, for example, a silicon oxide film using a CVD (Chemical Vapor Deposition) method. After that, the surface of the insulating film 8 is planarized by using an etch-back method to form the insulating film 8 having a flat surface. Thereafter, through holes 9 are formed in insulating film 8 by using a photolithography technique and a selective etching technique.
To form
【0021】次に、スパッタリング法またはCVD法を
使用して、スルーホール9に薄膜のバリアメタル膜(第
1のバリアメタル膜)10を形成すると共に絶縁膜8の
上に厚膜のバリアメタル膜(第2のバリアメタル膜)1
0aを形成する。その後、CVD法を使用して、厚膜の
タングステン膜11を堆積する(図3)。Next, a thin barrier metal film (first barrier metal film) 10 is formed in the through hole 9 by using a sputtering method or a CVD method, and a thick barrier metal film is formed on the insulating film 8. (Second barrier metal film) 1
0a is formed. Thereafter, a thick tungsten film 11 is deposited using a CVD method (FIG. 3).
【0022】この場合、バリアメタル膜10およびバリ
アメタル膜10aは、チタン膜または窒化チタン膜など
からなるチタン系膜を使用している。また、半導体基板
1の上に、例えば500オングストロームのバリアメタ
ル膜10を形成した後、絶縁膜8の上に再度バリアメタ
ル膜を堆積して、絶縁膜8の上に、例えば1500オン
グストローム(薄膜のバリアメタル膜10の膜厚の3倍
である厚膜)のバリアメタル膜10aを形成している。In this case, the barrier metal film 10 and the barrier metal film 10a use a titanium-based film such as a titanium film or a titanium nitride film. Further, after forming a barrier metal film 10 of, for example, 500 Å on the semiconductor substrate 1, a barrier metal film is deposited again on the insulating film 8, and, for example, 1500 Å (of a thin film) is formed on the insulating film 8. The barrier metal film 10a (thick film which is three times the thickness of the barrier metal film 10) is formed.
【0023】その後、ドライエッチングを使用したエッ
チバック法を使用して、絶縁膜8の上のタングステン膜
11を取り除き、スルーホール9に埋め込まれているタ
ングステン膜11からなるプラグ11aを形成する(図
4)。Thereafter, the tungsten film 11 on the insulating film 8 is removed by an etch-back method using dry etching to form a plug 11a made of the tungsten film 11 embedded in the through hole 9 (FIG. 4).
【0024】この場合、本発明者の検討の結果、プラグ
11aの表面には、例えば200オングストローム程度
のリセス量を有するリセス(凹み)が形成されるけれど
も、そのプラグ11aの表面の一部と絶縁膜8の表面と
を同一の平面とするために、バリアメタル膜10の膜厚
よりもバリアメタル膜10aの膜厚を大きくし、特に、
バリアメタル膜10aの膜厚をバリアメタル膜10の膜
厚の3倍以上としている。In this case, as a result of the study of the present inventor, although a recess (recess) having a recess amount of, for example, about 200 angstroms is formed on the surface of the plug 11a, a part of the surface of the plug 11a is insulated. In order to make the surface of the film 8 the same plane as that of the barrier metal film 10, the thickness of the barrier metal film 10a is made larger than the thickness of the barrier metal film 10;
The thickness of the barrier metal film 10a is at least three times the thickness of the barrier metal film 10.
【0025】その結果、スルーホール9に埋め込まれて
いるタングステン膜11以外の不要なタングステン膜1
1をエッチバック法を使用して取り除く際に、オーバエ
ッチングが行われても、厚膜のバリアメタル膜10aの
膜厚以上にエッチングされることが防止できると共にプ
ラグ11aの表面に形成されるリセスのリセス量を従来
の500オングストローム程度から200オングストロ
ーム程度に低減することができる。また、厚膜のバリア
メタル膜10aを形成していることにより、オーバエッ
チングの調整を行うことができることにより、スルーホ
ール9に埋め込まれているタングステン膜11からなる
プラグ11aの表面の一部と絶縁膜8の表面とを同一の
平面とすることができる。As a result, unnecessary tungsten film 1 other than tungsten film 11 buried in through hole 9
1 can be prevented from being etched beyond the thickness of the thick barrier metal film 10a even if over-etching is performed when the etch-back method is performed using the etch-back method, and the recess formed on the surface of the plug 11a. Can be reduced from about 500 Å to about 200 Å. Further, since the thick barrier metal film 10 a is formed, over-etching can be adjusted, so that a part of the surface of the plug 11 a made of the tungsten film 11 embedded in the through hole 9 is insulated. The surface of the film 8 can be flush with the surface.
【0026】次に、ドライエッチングを使用したエッチ
バック法を使用して、絶縁膜8の上のバリアメタル膜1
0aを取り除く作業を行う(図5)。Next, the barrier metal film 1 on the insulating film 8 is etched using an etch-back method using dry etching.
The operation of removing Oa is performed (FIG. 5).
【0027】次に、半導体基板1の上に、バリアメタル
膜12とアルミニウム合金層13とバリアメタル膜14
とからなる3層構造の配線層(1層目の配線層)15を
形成する(図6)。Next, a barrier metal film 12, an aluminum alloy layer 13, and a barrier metal film 14 are formed on the semiconductor substrate 1.
Is formed (FIG. 6).
【0028】この場合、バリアメタル膜12およびバリ
アメタル膜14は、チタン膜または窒化チタン膜などか
らなるチタン系膜を使用している。また、アルミニウム
合金層13は、ケイ素(Si)、銅(Cu)、マグネシ
ウム(Mg)、ゲルマニウム(Ge)、亜鉛(Zn)、
ガリウム(Ga)の少なくとも一種の材料を少量含んで
いるアルミニウム合金層を使用している。In this case, the barrier metal film 12 and the barrier metal film 14 use a titanium-based film such as a titanium film or a titanium nitride film. The aluminum alloy layer 13 is made of silicon (Si), copper (Cu), magnesium (Mg), germanium (Ge), zinc (Zn),
An aluminum alloy layer containing a small amount of at least one material of gallium (Ga) is used.
【0029】また、半導体基板1の上に、スパッタリン
グ法を使用して、例えば200オングストロームのバリ
アメタル膜12を形成した後、例えば5000オングス
トロームのアルミニウム合金層13を形成し、その後、
例えば750オングストロームのバリアメタル膜14を
形成している。After forming a barrier metal film 12 of, for example, 200 angstroms on the semiconductor substrate 1 by using a sputtering method, an aluminum alloy layer 13 of, for example, 5000 angstroms is formed.
For example, the barrier metal film 14 of 750 angstroms is formed.
【0030】前述した製造工程により、スルーホール9
に埋め込まれているタングステン膜11からなるプラグ
11aの表面の一部と絶縁膜8の表面とを同一の平面と
しており、絶縁膜8の上のバリアメタル膜10aを取り
除いていることにより、配線層15を形成する際に、配
線層15の表面が平坦な状態とすることができる。By the above-described manufacturing process, the through hole 9 is formed.
A part of the surface of the plug 11a made of the tungsten film 11 embedded in the insulating film 8 and the surface of the insulating film 8 are flush with each other, and the barrier metal film 10a on the insulating film 8 is removed. When forming the wiring layer 15, the surface of the wiring layer 15 can be made flat.
【0031】その後、配線層15の表面にフォトレジス
ト膜16を塗布した後、フォトリソグラフィ技術を使用
して、配線パターンを形成するためのパターン化された
フォトレジスト膜16を形成する(図7)。Thereafter, a photoresist film 16 is applied to the surface of the wiring layer 15 and then a patterned photoresist film 16 for forming a wiring pattern is formed by using a photolithography technique (FIG. 7). .
【0032】この場合、平坦な表面を有する配線層15
の表面にフォトレジスト膜16を塗布することができる
ことにより、平坦な表面を有するフォトレジスト膜16
とすることができるので、設計仕様に応じたパターンに
対応した高精度にパターン化されたフォトレジスト膜1
6を形成することができる。また、配線層パターンを形
成する際のフォトレジスト膜16のパターン不良が発生
するのを防止できると共にフォトレジスト膜16のパタ
ーンを形成する際のマージンの低下が発生するのを防止
できる。In this case, the wiring layer 15 having a flat surface
Of the photoresist film 16 having a flat surface can be coated on the surface of the photoresist film 16.
The photoresist film 1 is patterned with high precision corresponding to the pattern according to the design specification.
6 can be formed. In addition, it is possible to prevent the occurrence of a pattern failure of the photoresist film 16 when forming the wiring layer pattern, and to prevent a decrease in margin when forming the pattern of the photoresist film 16.
【0033】次に、フォトレジスト膜16をエッチング
用マスクとして用いて、ドライエッチングなどの選択エ
ッチング技術を使用して、パターン化された配線層15
を形成する(図8)。Next, using the photoresist film 16 as an etching mask, the patterned wiring layer 15 is formed by a selective etching technique such as dry etching.
Is formed (FIG. 8).
【0034】この場合、平坦な表面を有する配線層15
であると共に高精度にパターン化されたフォトレジスト
膜16をエッチング用マスクとして使用して、パターン
化された配線層15を形成していることにより、設計仕
様に対応した高精度にパターン化された配線層15を形
成することができる。また、配線層15のパターン不良
と配線層15のパターンを形成する際のマージンの低下
が発生するのを防止できる。In this case, the wiring layer 15 having a flat surface
In addition, since the patterned wiring layer 15 is formed by using the photoresist film 16 that is patterned with high precision as an etching mask, the patterning is performed with high precision corresponding to the design specification. The wiring layer 15 can be formed. Further, it is possible to prevent a pattern defect of the wiring layer 15 and a decrease in a margin when forming a pattern of the wiring layer 15 from occurring.
【0035】その後、不要となったフォトレジスト膜1
6を取り除いた後、半導体基板1の上に、層間絶縁膜と
しての絶縁膜17を形成し、それにスルーホール18を
形成した後、そのスルーホール18にバリアメタル膜1
9とタングステン膜からなるプラグ20を形成する(図
9)。この場合、前述した絶縁膜8の製造工程からプラ
グ11aの製造工程と同様な製造工程を使用して行って
いる。Thereafter, the unnecessary photoresist film 1
After removing 6, an insulating film 17 as an interlayer insulating film is formed on the semiconductor substrate 1, a through hole 18 is formed in the insulating film 17, and the barrier metal film 1 is formed in the through hole 18.
9 and a plug 20 made of a tungsten film are formed (FIG. 9). In this case, the manufacturing process is performed using the same manufacturing process as the manufacturing process of the plug 11a from the manufacturing process of the insulating film 8 described above.
【0036】次に、半導体基板1の上に、バリアメタル
膜21とアルミニウム合金層22とバリアメタル膜23
とからなる3層構造の配線層(2層目の配線層)24を
形成する(図10)。この場合、前述した配線層(1層
目の配線層)15の製造工程と同様な製造工程を使用し
て行っている。Next, a barrier metal film 21, an aluminum alloy layer 22, and a barrier metal film 23 are formed on the semiconductor substrate 1.
Is formed (FIG. 10). In this case, the manufacturing process is performed using the same manufacturing process as the manufacturing process of the wiring layer (first wiring layer) 15 described above.
【0037】その後、設計仕様に応じて、前述した製造
工程(層間絶縁膜としての絶縁膜17、スルーホール1
8、プラグ20、2層目の配線層としての配線層24の
製造工程)を繰り返し行って、多層配線層を形成するこ
とによって、本実施の形態の半導体集積回路装置の製造
工程を終了する。Thereafter, according to the design specifications, the above-described manufacturing steps (the insulating film 17 as an interlayer insulating film, the through-hole 1
8, the manufacturing process of the semiconductor integrated circuit device of the present embodiment is completed by repeatedly performing the steps of manufacturing the plug 20, the wiring layer 24 as the second wiring layer, and forming a multilayer wiring layer.
【0038】前述した本実施の形態の半導体集積回路装
置の製造方法によれば、プラグ11aの表面には、例え
ば200オングストローム程度のリセス量を有するリセ
ス(凹み)が形成されるけれども、そのプラグ11aの
表面の一部と絶縁膜8の表面とを同一の平面とするため
に、バリアメタル膜10の膜厚よりもバリアメタル膜1
0aの膜厚を大きくし、特に、バリアメタル膜10aの
膜厚をバリアメタル膜10の膜厚の3倍以上としてい
る。According to the method of manufacturing a semiconductor integrated circuit device of the present embodiment described above, a recess having a recess amount of, for example, about 200 angstroms is formed on the surface of the plug 11a. In order to make a part of the surface of the insulating film 8 and the surface of the insulating film 8 the same plane, the barrier metal film 1
The thickness of the barrier metal film 10a is set to be three times or more the thickness of the barrier metal film 10 in particular.
【0039】その結果、スルーホール9に埋め込まれて
いるタングステン膜11以外の不要なタングステン膜1
1をエッチバック法を使用して取り除く際に、オーバエ
ッチングが行われても、厚膜のバリアメタル膜10aの
膜厚以上にエッチングされることが防止できると共にプ
ラグ11aの表面に形成されるリセスのリセス量を従来
の500オングストローム程度から200オングストロ
ーム程度に低減することができる。また、厚膜のバリア
メタル膜10aを形成していることにより、オーバエッ
チングの調整を行うことができることにより、スルーホ
ール9に埋め込まれているタングステン膜11からなる
プラグ11aの表面の一部と絶縁膜8の表面とを同一の
平面とすることができる。したがって、高精度なパター
ンのタングステン膜11からなるプラグ11aを有する
半導体集積回路装置とすることができる。As a result, unnecessary tungsten film 1 other than tungsten film 11 buried in through hole 9
1 can be prevented from being etched beyond the thickness of the thick barrier metal film 10a even if over-etching is performed when the etch-back method is performed using the etch-back method, and the recess formed on the surface of the plug 11a. Can be reduced from about 500 Å to about 200 Å. Further, since the thick barrier metal film 10 a is formed, over-etching can be adjusted, so that a part of the surface of the plug 11 a made of the tungsten film 11 embedded in the through hole 9 is insulated. The surface of the film 8 can be flush with the surface. Therefore, a semiconductor integrated circuit device having the plug 11a made of the tungsten film 11 having a highly accurate pattern can be obtained.
【0040】前述した本実施の形態の半導体集積回路装
置の製造方法によれば、絶縁膜8の上のバリアメタル膜
10aを取り除いて、スルーホール9に埋め込まれてい
るタングステン膜11からなるプラグ11aの表面の一
部と絶縁膜8の表面とが同一の平面となっている状態
で、その上に、配線層15を堆積していることにより、
平坦な表面を有する配線層15を形成することができ
る。According to the method of manufacturing a semiconductor integrated circuit device of the present embodiment described above, the barrier metal film 10 a on the insulating film 8 is removed, and the plug 11 a made of the tungsten film 11 embedded in the through hole 9 is formed. In the state where a part of the surface and the surface of the insulating film 8 are on the same plane, the wiring layer 15 is deposited thereon,
The wiring layer 15 having a flat surface can be formed.
【0041】また、配線層15の表面にフォトレジスト
膜16を塗布した後、フォトリソグラフィ技術を使用し
て、配線パターンを形成するためのパターン化されたフ
ォトレジスト膜16を形成する際に、平坦な表面を有す
る配線層15の表面にフォトレジスト膜16を塗布する
ことができることにより、平坦な表面を有するフォトレ
ジスト膜16とすることができるので、設計仕様に応じ
たパターンに対応した高精度にパターン化されたフォト
レジスト膜16を形成することができる。また、配線層
パターンを形成する際のフォトレジスト膜16のパター
ン不良が発生するのを防止できると共にフォトレジスト
膜16のパターンを形成する際のマージンの低下が発生
するのを防止できる。After a photoresist film 16 is applied to the surface of the wiring layer 15, when the patterned photoresist film 16 for forming a wiring pattern is formed using photolithography technology, the photoresist film 16 is flattened. Since the photoresist film 16 can be coated on the surface of the wiring layer 15 having a smooth surface, the photoresist film 16 can have a flat surface, so that it can be formed with high precision corresponding to a pattern according to design specifications. A patterned photoresist film 16 can be formed. In addition, it is possible to prevent the occurrence of a pattern failure of the photoresist film 16 when forming the wiring layer pattern, and to prevent a decrease in margin when forming the pattern of the photoresist film 16.
【0042】したがって、フォトレジスト膜16をエッ
チング用マスクとして用いて、ドライエッチングなどの
選択エッチング技術を使用して、パターン化された配線
層15を形成する際に、平坦な表面を有する配線層15
であると共に高精度にパターン化されたフォトレジスト
膜16をエッチング用マスクとして使用して、パターン
化された配線層15を形成していることにより、設計仕
様に対応した高精度にパターン化された配線層15を形
成することができる。また、配線層15のパターン不良
と配線層15のパターンを形成する際のマージンの低下
が発生するのを防止できる。Therefore, when the patterned wiring layer 15 is formed by using the photoresist film 16 as an etching mask and using a selective etching technique such as dry etching, the wiring layer 15 having a flat surface is formed.
In addition, since the patterned wiring layer 15 is formed by using the photoresist film 16 that is patterned with high precision as an etching mask, the patterning is performed with high precision corresponding to the design specification. The wiring layer 15 can be formed. Further, it is possible to prevent a pattern defect of the wiring layer 15 and a decrease in a margin when forming a pattern of the wiring layer 15 from occurring.
【0043】本実施の形態の半導体集積回路装置の製造
方法によれば、エッチバック法を使用して、タングステ
ン膜11からなるプラグ11aを形成する際などのエッ
チングを行っていることにより、エッチバック法を行う
従来の製造装置を使用できて簡単な製造プロセス化がで
き、しかもエッチバック法を使用しているので、CMP
(Chemical Mechanical Polishing 、化学機械研磨)法
に比較して、スループットをよくすることができる。According to the method of manufacturing a semiconductor integrated circuit device of the present embodiment, the etching is performed when the plug 11a made of the tungsten film 11 is formed by using the etch-back method. Since a conventional manufacturing apparatus that performs the method can be used, a simple manufacturing process can be performed, and the etch-back method is used.
(Chemical Mechanical Polishing), the throughput can be improved.
【0044】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【0045】例えば、本発明は、CMOS Logic
などの多層配線で平坦化が求められていて、しかもスル
ーホール上に0.4μm ×0.4μm 程度のドットパターン
を有する多層配線構造などを備えている半導体集積回路
装置の製造方法に適用しても、高精度なパターンを有す
る配線層を形成することができる。For example, the present invention relates to a CMOS Logic.
For example, the method is applied to a method of manufacturing a semiconductor integrated circuit device having a multilayer wiring structure having a dot pattern of about 0.4 μm × 0.4 μm on a through hole. Also, a wiring layer having a highly accurate pattern can be formed.
【0046】また、本発明は、半導体素子を形成してい
る半導体基板をSOI(Silicon onInsulator)基板な
どの種々の基板に変更することができ、半導体基板など
の基板に形成する半導体素子としては、MOSFET以
外に、CMOSFETおよびバイポーラトランジスタな
どの種々の半導体素子を組み合わせた態様の半導体素子
を適用できる。Further, according to the present invention, a semiconductor substrate on which a semiconductor element is formed can be changed to various substrates such as an SOI (Silicon on Insulator) substrate. In addition to the MOSFET, a semiconductor element in which various semiconductor elements such as a CMOSFET and a bipolar transistor are combined can be applied.
【0047】また、本発明は、MOSFET、CMOS
FETなどを構成要素とするロジック系あるいはDRA
M(Dynamic Random Access Memory)、SRAM(Stat
ic Random Access Memory )などのメモリ系などを有す
る種々の半導体集積回路装置およびその製造方法に適用
できる。The present invention also relates to a MOSFET, a CMOS,
Logic or DRA with FET etc. as components
M (Dynamic Random Access Memory), SRAM (Stat
The present invention can be applied to various semiconductor integrated circuit devices having a memory system such as an IC (Random Access Memory) and a method of manufacturing the same.
【0048】[0048]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.
【0049】(1).本発明の半導体集積回路装置の製
造方法によれば、スルーホールに埋め込まれているタン
グステン膜以外の不要なタングステン膜をエッチバック
法を使用して取り除く際に、オーバエッチングが行われ
ても、厚膜のバリアメタル膜(第2のバリアメタル膜)
の膜厚以上にエッチングされることが防止できると共に
プラグの表面に形成されるリセスのリセス量を従来の5
00オングストローム程度から200オングストローム
程度に低減することができる。また、厚膜のバリアメタ
ル膜を形成していることにより、オーバエッチングの調
整を行うことができることにより、スルーホールに埋め
込まれているタングステン膜からなるプラグの表面の一
部と絶縁膜の表面とを同一の平面とすることができる。
したがって、高精度なパターンのタングステン膜からな
るプラグを有する半導体集積回路装置とすることができ
る。(1). According to the method for manufacturing a semiconductor integrated circuit device of the present invention, when an unnecessary tungsten film other than the tungsten film embedded in the through hole is removed by using the etch-back method, even if overetching is performed, Film barrier metal film (second barrier metal film)
Can be prevented from being etched beyond the thickness of the plug, and the recess amount of the recess formed on the surface of the plug can be reduced to the conventional value of 5.
It can be reduced from about 00 angstroms to about 200 angstroms. In addition, since the thick barrier metal film is formed, over-etching can be adjusted, so that part of the surface of the plug made of the tungsten film embedded in the through hole and the surface of the insulating film can be adjusted. Can be the same plane.
Therefore, a semiconductor integrated circuit device having a plug made of a tungsten film having a highly accurate pattern can be obtained.
【0050】(2).本発明の半導体集積回路装置の製
造方法によれば、絶縁膜の上のバリアメタル膜(第2の
バリアメタル膜)を取り除いて、スルーホールに埋め込
まれているタングステン膜からなるプラグの表面の一部
と絶縁膜の表面とが同一の平面となっている状態で、そ
の上に、配線層を堆積していることにより、平坦な表面
を有する配線層を形成することができる。(2). According to the method for manufacturing a semiconductor integrated circuit device of the present invention, the barrier metal film (second barrier metal film) on the insulating film is removed, and the surface of the plug made of the tungsten film embedded in the through hole is removed. The wiring layer having a flat surface can be formed by depositing the wiring layer thereon while the portion and the surface of the insulating film are on the same plane.
【0051】また、配線層の表面にフォトレジスト膜を
塗布した後、フォトリソグラフィ技術を使用して、配線
パターンを形成するためのパターン化されたフォトレジ
スト膜を形成する際に、平坦な表面を有する配線層の表
面にフォトレジスト膜を塗布することができることによ
り、平坦な表面を有するフォトレジスト膜とすることが
できるので、設計仕様に応じたパターンに対応した高精
度にパターン化されたフォトレジスト膜を形成すること
ができる。また、配線層パターンを形成する際のフォト
レジスト膜のパターン不良が発生するのを防止できると
共にフォトレジスト膜のパターンを形成する際のマージ
ンの低下が発生するのを防止できる。After a photoresist film is applied to the surface of the wiring layer, a flat surface is formed when a patterned photoresist film for forming a wiring pattern is formed by using a photolithography technique. A photoresist film having a flat surface can be formed by applying a photoresist film to the surface of a wiring layer having the same, so that a photoresist patterned with high precision corresponding to a pattern according to design specifications A film can be formed. Further, it is possible to prevent the occurrence of a pattern defect of the photoresist film when forming the wiring layer pattern, and to prevent the margin from being reduced when forming the pattern of the photoresist film.
【0052】したがって、フォトレジスト膜をエッチン
グ用マスクとして用いて、ドライエッチングなどの選択
エッチング技術を使用して、パターン化された配線層を
形成する際に、平坦な表面を有する配線層であると共に
高精度にパターン化されたフォトレジスト膜をエッチン
グ用マスクとして使用して、パターン化された配線層を
形成していることにより、設計仕様に対応した高精度に
パターン化された配線層を形成することができる。ま
た、配線層のパターン不良と配線層のパターンを形成す
る際のマージンの低下が発生するのを防止できる。Therefore, when a patterned wiring layer is formed by using a photoresist film as an etching mask and using a selective etching technique such as dry etching, the wiring layer having a flat surface can be formed. By using a highly patterned photoresist film as an etching mask to form a patterned wiring layer, a highly patterned wiring layer corresponding to the design specifications is formed. be able to. Further, it is possible to prevent the occurrence of a pattern defect in the wiring layer and a decrease in margin when forming the wiring layer pattern.
【0053】(3).本発明の半導体集積回路装置の製
造方法によれば、エッチバック法を使用して、タングス
テン膜からなるプラグを形成する際などのエッチングを
行っていることにより、エッチバック法を行う従来の製
造装置を使用できて簡単な製造プロセス化ができ、しか
もエッチバック法を使用しているので、CMP法に比較
して、スループットをよくすることができる。(3). According to the method of manufacturing a semiconductor integrated circuit device of the present invention, a conventional manufacturing apparatus which performs an etch-back method by performing etching when a plug made of a tungsten film is formed by using an etch-back method. Can be used, a simple manufacturing process can be realized, and the etch-back method is used, so that the throughput can be improved as compared with the CMP method.
【図1】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。FIG. 1 is a schematic sectional view showing a manufacturing process of a semiconductor integrated circuit device according to an embodiment of the present invention.
【図2】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。FIG. 2 is a schematic sectional view showing a manufacturing process of the semiconductor integrated circuit device according to one embodiment of the present invention;
【図3】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。FIG. 3 is a schematic sectional view showing a manufacturing process of the semiconductor integrated circuit device according to one embodiment of the present invention;
【図4】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;
【図5】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;
【図6】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。FIG. 6 is a schematic cross-sectional view showing a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;
【図7】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。FIG. 7 is a schematic cross-sectional view showing a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;
【図8】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。FIG. 8 is a schematic cross-sectional view showing a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;
【図9】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。FIG. 9 is a schematic cross-sectional view showing a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;
【図10】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。FIG. 10 is a schematic cross-sectional view showing a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;
1 半導体基板(基板) 2 フィールド絶縁膜 3 ゲート絶縁膜 4 ゲート電極 5 絶縁膜 6 サイドウォールスペーサ 7 半導体領域 8 絶縁膜 9 スルーホール 10 バリアメタル膜(第1のバリアメタル膜) 10a バリアメタル膜(第2のバリアメタル膜) 11 タングステン膜 11a プラグ 12 バリアメタル膜 13 アルミニウム合金層 14 バリアメタル膜 15 配線層 16 フォトレジスト膜 17 絶縁膜 18 スルーホール 19 バリアメタル膜 20 プラグ 21 バリアメタル膜 22 アルミニウム合金層 23 バリアメタル膜 24 配線層 Reference Signs List 1 semiconductor substrate (substrate) 2 field insulating film 3 gate insulating film 4 gate electrode 5 insulating film 6 sidewall spacer 7 semiconductor region 8 insulating film 9 through hole 10 barrier metal film (first barrier metal film) 10a barrier metal film ( 2nd barrier metal film) 11 tungsten film 11a plug 12 barrier metal film 13 aluminum alloy layer 14 barrier metal film 15 wiring layer 16 photoresist film 17 insulating film 18 through hole 19 barrier metal film 20 plug 21 barrier metal film 22 aluminum alloy Layer 23 Barrier metal film 24 Wiring layer
Claims (10)
スルーホールに埋め込まれているタングステン膜からな
るプラグを有し、前記プラグの表面にリセスが形成され
ており、前記プラグの表面の一部と前記絶縁膜の表面と
は同一の平面となっていることを特徴とする半導体集積
回路装置。A plug formed of a tungsten film buried in a through hole formed in a selective region of the insulating film, wherein a recess is formed on a surface of the plug; A semiconductor integrated circuit device, wherein a part and a surface of the insulating film are on the same plane.
って、前記プラグと前記スルーホールとの間にバリアメ
タル膜が形成されていることを特徴とする半導体集積回
路装置。2. The semiconductor integrated circuit device according to claim 1, wherein a barrier metal film is formed between said plug and said through hole.
装置であって、前記プラグの上に、バリアメタル膜とア
ルミニウム合金層とバリアメタル膜とからなる3層構造
の配線層が形成されていることを特徴とする半導体集積
回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein a wiring layer having a three-layer structure including a barrier metal film, an aluminum alloy layer, and a barrier metal film is formed on the plug. A semiconductor integrated circuit device.
装置であって、前記バリアメタル膜は、チタン系膜であ
ることを特徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 2, wherein said barrier metal film is a titanium-based film.
に、絶縁膜を形成した後、前記絶縁膜の選択的な領域に
スルーホールを形成する工程と、 前記スルーホールに薄膜の第1のバリアメタル膜を形成
し、前記絶縁膜の上に、前記第1のバリアメタル膜より
も膜厚が大きい厚膜の第2のバリアメタル膜を形成する
工程と、 前記基板の上に、タングステン膜を堆積した後、エッチ
バック法を使用して、前記絶縁膜の上の前記タングステ
ン膜を取り除き、前記スルーホールに埋め込まれている
前記タングステン膜からなるプラグを形成する工程と、 前記第2のバリアメタル膜を取り除いた後、前記基板の
上に、配線層を形成する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。5. A step of forming an insulating film on a substrate on which a semiconductor element is formed, and then forming a through hole in a selective region of the insulating film; Forming a barrier metal film, forming a thick second barrier metal film having a thickness larger than the first barrier metal film on the insulating film, and forming a tungsten film on the substrate. Removing the tungsten film on the insulating film using an etch-back method, and forming a plug made of the tungsten film embedded in the through hole; Forming a wiring layer on the substrate after removing the metal film.
造方法であって、前記第2のバリアメタル膜の膜厚は、
前記第1のバリアメタル膜の膜厚の3倍以上であること
を特徴とする半導体集積回路装置の製造方法。6. The method for manufacturing a semiconductor integrated circuit device according to claim 5, wherein said second barrier metal film has a thickness of:
A method for manufacturing a semiconductor integrated circuit device, wherein the thickness is three times or more the thickness of the first barrier metal film.
造方法であって、前記第2のバリアメタル膜の膜厚は、
1500オングストローム以上であることを特徴とする
半導体集積回路装置の製造方法。7. The method for manufacturing a semiconductor integrated circuit device according to claim 6, wherein said second barrier metal film has a thickness of:
A method for manufacturing a semiconductor integrated circuit device, which is at least 1500 angstroms.
導体集積回路装置の製造方法であって、前記配線層は、
バリアメタル膜とアルミニウム合金層とバリアメタル膜
とからなる3層構造の配線層であることを特徴とする半
導体集積回路装置の製造方法。8. The method for manufacturing a semiconductor integrated circuit device according to claim 5, wherein said wiring layer comprises:
A method for manufacturing a semiconductor integrated circuit device, comprising: a wiring layer having a three-layer structure including a barrier metal film, an aluminum alloy layer, and a barrier metal film.
導体集積回路装置の製造方法であって、前記バリアメタ
ル膜は、チタン系膜であることを特徴とする半導体集積
回路装置の製造方法。9. The method for manufacturing a semiconductor integrated circuit device according to claim 5, wherein said barrier metal film is a titanium-based film. Production method.
半導体集積回路装置の製造方法であって、前記スルーホ
ールに埋め込まれている前記タングステン膜の表面の一
部と、前記絶縁膜の表面とが実質的に同一の平面になる
ようにされていることを特徴とする半導体集積回路装置
の製造方法。10. The method for manufacturing a semiconductor integrated circuit device according to claim 5, wherein a part of a surface of said tungsten film embedded in said through hole and said insulating film. Characterized by being substantially flush with the surface of the semiconductor integrated circuit device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21430597A JPH1167902A (en) | 1997-08-08 | 1997-08-08 | Semiconductor integrated circuit device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21430597A JPH1167902A (en) | 1997-08-08 | 1997-08-08 | Semiconductor integrated circuit device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1167902A true JPH1167902A (en) | 1999-03-09 |
Family
ID=16653546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21430597A Pending JPH1167902A (en) | 1997-08-08 | 1997-08-08 | Semiconductor integrated circuit device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1167902A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7888798B2 (en) | 2007-05-16 | 2011-02-15 | Samsung Electronics Co., Ltd. | Semiconductor devices including interlayer conductive contacts and methods of forming the same |
-
1997
- 1997-08-08 JP JP21430597A patent/JPH1167902A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7888798B2 (en) | 2007-05-16 | 2011-02-15 | Samsung Electronics Co., Ltd. | Semiconductor devices including interlayer conductive contacts and methods of forming the same |
US8404593B2 (en) | 2007-05-16 | 2013-03-26 | Samsung Electronics Co., Ltd. | Semiconductor devices including interlayer conductive contacts and methods of forming the same |
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