JPH113890A - Semiconductor integrated circuit device and its manufacture - Google Patents

Semiconductor integrated circuit device and its manufacture

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JPH113890A
JPH113890A JP15414297A JP15414297A JPH113890A JP H113890 A JPH113890 A JP H113890A JP 15414297 A JP15414297 A JP 15414297A JP 15414297 A JP15414297 A JP 15414297A JP H113890 A JPH113890 A JP H113890A
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JP
Japan
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titanium
integrated circuit
circuit device
semiconductor integrated
nitride film
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JP15414297A
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Japanese (ja)
Inventor
Hideo Aoki
Naoki Fukuda
Tatsuyuki Saito
直樹 福田
英雄 青木
達之 齋藤
Original Assignee
Hitachi Ltd
株式会社日立製作所
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    • H01L2924/0001Technical content checked by a classifier
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Abstract

PROBLEM TO BE SOLVED: To obtain high performance such as low wiring resistance, etc., and also high reliability, by a method wherein there is provided a wiring layer forming a titanium nitride film containing a specified weight in a lower portion of an aluminum alloy layer. SOLUTION: After titanium nitride film 13 which is rich in titanium is formed on a semiconductor substrate 1, an aluminum alloy layer 14 is formed, and then a titanium nitride film 15 which is rich in titanium is formed. Thereafter, an unnecessary area of the titanium nitride film rich in titanium 15/the aluminum alloy layer 14/the titanium nitride film rich in titanium 13 is removed, and patterns of a wiring layer 16 of a three layer structure comprising the titanium nitride film rich in titanium 15/the aluminum alloy layer 14/the titanium nitride film rich in titanium 13 are formed. Note, the titanium films rich is titanium 13, 15 are titanium nitride films containing 70 to 95% of titanium.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造方法に関し、特に、高性能でしかも高信頼度のアルミニウム合金層を備えている配線層を有する半導体集積回路装置に適用して有効な半導体集積回路装置およびその製造方法に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to a semiconductor integrated circuit device and a manufacturing method thereof, particularly, when applied to a semiconductor integrated circuit device having a wiring layer includes an aluminum alloy layer of high performance, yet reliable it relates to effective semiconductor integrated circuit device and manufacturing method thereof.

【0002】 [0002]

【従来の技術】本発明者は、半導体集積回路装置の製造方法、特に配線形成技術について検討した。 BACKGROUND OF THE INVENTION The present inventor relates to a method of manufacturing a semiconductor integrated circuit device, were studied in particular wiring formation technique. 以下は、本発明者によって検討された技術であり、その概要は次のとおりである。 The following is a technique examined by the inventors, the summary is as follows.

【0003】すなわち、半導体集積回路装置の製造方法において、例えばMOSFET(Metal Oxide Semicond [0003] That is, in the manufacturing method of a semiconductor integrated circuit device, for example MOSFET (Metal Oxide Semicond
uctor Field Effect Transistor )が形成されている半導体基板の上に酸化シリコン膜を形成し、それにコンタクトホールを形成して、そのコンタクトホールにプラグを埋め込んだ後に、プラグと電気的に接続するための配線層を形成している。 uctor Field Effect Transistor) a silicon oxide film is formed on the semiconductor substrate which is formed, it forms a contact hole, after embedding the plug in the contact hole, plug and electrically wired to connect to form a layer.

【0004】この場合、配線層の製造工程は、チタン(Ti)膜の上にアルミニウム合金層を形成し、その上にチタン膜とチタンが50%含まれている窒化チタン(TiN)膜を形成した4層構造の配線層が使用されているものがある。 [0004] In this case, the manufacturing process of the wiring layer, forming a titanium (Ti) and aluminum alloy layer is formed on the film, a titanium film and a titanium titanium nitride contained 50% (TiN) film is formed thereon interconnection layers of the four-layer structure is what is used.

【0005】なお、半導体集積回路装置における配線層の形成技術について記載されている文献としては、例えば平成元年11月2日、(株)プレスジャーナル発行の「'90最新半導体プロセス技術」p267〜p273 [0005] As the literature as described for formation technique of wiring layers in a semiconductor integrated circuit device, for example, the first year of Heisei 11 February, Inc. Press Journal published in "'90 latest semiconductor process technology" p267~ p273
に記載されているものがある。 There are those described in.

【0006】 [0006]

【発明が解決しようとする課題】ところが、前述した配線層を有する半導体集積回路装置において、アルミニウム合金層の下層膜にチタン膜を用いているため、その後の層間絶縁膜の製造工程などの熱処理(400〜450 [SUMMARY OF THE INVENTION However, in the semiconductor integrated circuit device having a wiring layer described above, the use of the titanium film in the lower layer film of an aluminum alloy layer, heat treatment such as the manufacturing process of a subsequent interlayer insulating film ( 400 to 450
℃)時に、アルミニウム合金層とチタン膜との反応が発生し、アルミニウム合金層の抵抗が上昇(本発明者の検討の結果、前記熱処理の条件として温度が400℃で3 ° C.) sometimes occurs reaction between the aluminum alloy layer and a titanium film, resistance increase of the aluminum alloy layer (the result of the investigation by the present inventors, 3 temperature 400 ° C. as a condition of the heat treatment
0分間の熱処理の際に、20%程度の上昇)し、配線抵抗が上昇してしまうという問題点が発生している。 During heat treatment of 10 minutes, about 20% increase), and a problem that the wiring resistance rises occurs.

【0007】この場合、チタン膜の上に成膜するアルミニウム合金層は、配向性(結晶の方向性が均一化する性質)がよくなることにより、配線信頼度(EM)が向上するという利点がある。 [0007] In this case, the aluminum alloy layer is deposited on the titanium film by orientation (property of directionality becomes uniform crystal) is improved, there is an advantage that the wiring reliability (EM) is improved . そのため、アルミニウム合金層の下層膜として、チタン膜を成膜しないことは、十分な対策にはならない。 Therefore, as the lower layer of the aluminum alloy layer, not forming a titanium film it is not enough measures.

【0008】また、配線抵抗の上昇を比較的少なくするために、チタン膜を薄膜化する方法が考えられるが、1 Further, in order to relatively reduce an increase in wiring resistance, it is considered a method of thinning the titanium film, 1
0nm以下の膜厚では、膜厚や均一性などを制御することが困難となる。 In the following film thickness 0 nm, it is difficult to control and the film thickness and uniformity.

【0009】したがって、多層化を行い、ゲート電極のパターンが0.25μm 以下の半導体集積回路装置では、 Accordingly, it performs multilayered, in the semiconductor integrated circuit device patterns following 0.25μm gate electrode,
1層目の配線層などの下層の配線層の抵抗上昇分を考慮したアルミニウム合金層の膜厚が必要となることにより、配線加工が困難となる。 By the film thickness of the aluminum alloy layer in consideration of the resistance increase in the underlying wiring layer such as the first level wiring layer is required, the wiring process becomes difficult. また、微細化と共に配線層間のスペース部の距離が小さくなることにより、その領域に完全に埋め込まれた状態の絶縁膜を形成することが困難になってしまうという問題点がある。 Further, since the distance of the space portion between the wiring layers is reduced with miniaturization, there is a problem that it is possible to form an insulating film in a state of being completely embedded in that region becomes difficult.

【0010】本発明の目的は、低配線抵抗などの高性能でしかも高信頼度のアルミニウム合金層を備えている配線層を有する半導体集積回路装置およびその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor integrated circuit device having a high performance, yet the wiring layer has an aluminum alloy layer of the highly reliable and low wiring resistance.

【0011】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

【0012】 [0012]

【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 Among the inventions disclosed in the present application Means for Solving the Problems] To briefly explain the summary of typical,
以下のとおりである。 It is as follows.

【0013】すなわち、本発明の半導体集積回路装置は、アルミニウム合金層の下部に、チタンが70〜95 [0013] That is, the semiconductor integrated circuit device of the present invention, the bottom of the aluminum alloy layer, a titanium 70 to 95
%含まれている窒化チタン膜が形成されている配線層を有するものである。 % Including the titanium nitride film and has a wiring layer is formed.

【0014】また、本発明の半導体集積回路装置の製造方法は、半導体素子が形成されている半導体基板などの基板の上に、チタンが70〜95%含まれている窒化チタン膜を形成した後に、アルミニウム合金層を形成することにより、チタンが70〜95%含まれている窒化チタン膜とアルミニウム合金層とからなる配線層を形成する工程を有するものである。 [0014] A manufacturing method of a semiconductor integrated circuit device of the present invention, on a substrate such as a semiconductor substrate on which a semiconductor element is formed, after the titanium formed titanium nitride film that contains 70% to 95% , by forming an aluminum alloy layer, and has a step of forming a wiring layer of titanium is formed of a 70% to 95% including the titanium nitride film and an aluminum alloy layer.

【0015】なお、以下の説明において、%は重量% [0015] In the following description,% is by weight%
(wt%)を意味している。 Which means (wt%).

【0016】 [0016]

【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be described in detail with reference to embodiments of the present invention with reference to the drawings. なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。 The same reference numerals are designated to have the same function in all the drawings for explaining the embodiments, description will not be repeated.

【0017】(実施の形態1)図1〜図7は、本発明の実施の形態1である半導体集積回路装置の製造工程を示す概略断面図である。 [0017] (Embodiment 1) FIGS. 1 to 7 are schematic sectional views showing a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention. 同図を用いて、本実施の形態の半導体集積回路装置およびその製造方法を具体的に説明する。 With reference to the drawing, specifically illustrating a semiconductor integrated circuit device and its manufacturing method of this embodiment.

【0018】まず、図1に示すように、例えばp型のシリコン単結晶などからなる半導体基板(基板)1の表面の選択的な領域である素子分離領域に熱酸化処理を用いて酸化シリコン膜からなるフィールド絶縁膜2を形成する。 [0018] First, as shown in FIG. 1, for example, p-type silicon single crystal semiconductor substrate (substrate) made of a silicon oxide film by using a thermal oxidation process on the element isolation region is a selective region 1 surface forming a field insulating film 2 made of.

【0019】次に、半導体基板1の上に、例えば酸化シリコンからなるゲート絶縁膜3を形成し、このゲート絶縁膜3の上に導電性の多結晶シリコン膜を形成した後、 Next, on the semiconductor substrate 1, for example, the gate insulating film 3 made of silicon oxide is formed, and after forming a conductive polycrystalline silicon film on the gate insulating film 3,
フォトリソグラフィ技術と選択エッチング技術とを使用して、多結晶シリコン膜をパターン化してゲート電極4 Using the selective etching technique and a photolithography technique, the gate electrode 4 by patterning the polycrystalline silicon film
を形成すると共にパターン化したゲート絶縁膜3を形成する。 Forming a gate insulating film 3 patterned to form a.

【0020】その後、ゲート電極4の側壁に例えば酸化シリコンからなるサイドウォールスペーサ5を形成する。 [0020] Thereafter, to form side wall spacers 5 made of, for example, silicon oxide on the sidewalls of the gate electrode 4. その後、半導体基板1に例えばリンなどのn型の不純物をイオン注入してソースおよびドレインとなるn型の半導体領域6を形成する。 Thereafter, the n-type impurity, for example phosphorus, such as a semiconductor substrate 1 by ion implantation to form a semiconductor region 6 of the n-type as the source and drain. 次に、半導体基板1の上にチタン膜を堆積した後、熱処理を行って、チタン膜と接触しているシリコン領域にチタンシリサイド膜を形成した後、ドライエッチングなどの選択エッチング技術を使用して、チタンシリサイド膜化していないチタン膜を取り除いて、チタンシリサイド膜からなるコンタクト領域7をゲート電極4およびソース/ドレインとなるn型の半導体領域6の表層部に形成する。 Then, after depositing a titanium film on the semiconductor substrate 1, heat treatment is performed after forming the titanium silicide film on a silicon region in contact with the titanium film, using selective etching techniques such as dry etching by removing the titanium film not to titanium silicide forming a film, formed in a surface portion of the n-type semiconductor region 6 of the contact region 7 consisting of titanium silicide film becomes the gate electrode 4 and source / drain. この場合、フィールド絶縁膜2の上のゲート電極4は、配線層として使用されているものである。 In this case, the gate electrode 4 on the field insulating film 2 is one which is used as a wiring layer. また、前述した半導体集積回路装置の製造工程は、半導体基板1に半導体素子としてnチャネルMOSFETを形成した態様であるが、半導体基板1にnチャネルMOSFET以外のpチャネルMOS The manufacturing process of the semiconductor integrated circuit device described above is a mode in which an n-channel MOSFET as a semiconductor element on a semiconductor substrate 1, the semiconductor substrate 1 other than the n-channel MOSFET p-channel MOS
FET、CMOSFET、バイポーラトランジスタ、容量素子などの種々の半導体素子を形成した態様を採用することができる。 FET, CMOSFET, bipolar transistors, it is possible to employ various aspects with a semiconductor element such as a capacitive element.

【0021】次に、半導体基板1の上に絶縁膜8を形成した後、その絶縁膜8にスルーホール(接続孔)9を形成する(図2)。 Next, after forming an insulating film 8 on the semiconductor substrate 1 to form a through-hole (connection hole) 9 on the insulating film 8 (FIG. 2).

【0022】この場合、絶縁膜8を3層構造の絶縁膜8 [0022] In this case, the insulating film of the insulating film 8 three-layer structure 8
として形成している。 It is formed as. すなわち、半導体基板1の上に、 That is, on the semiconductor substrate 1,
プラズマCVD(Chemical Vapor Deposition )法を使用して、TEOS(テトラエトキシシラン)と酸素の反応によって、酸化シリコン膜を200nm程度の膜厚をもって形成した後、回転塗布法を使用して、SOG(Spin Using a plasma CVD (Chemical Vapor Deposition) method, the reaction of oxygen with TEOS (tetraethoxysilane), after forming a silicon oxide film with a film thickness of about 200 nm, using a spin coating method, SOG (Spin
On Glass )膜を300nm程度の膜厚をもって形成し、 On Glass) film was formed with a film thickness of about 300nm,
その後、プラズマCVD法を使用して、TEOSと酸素の反応によって、酸化シリコン膜を1500nm程度の膜厚をもって形成している。 Then, using a plasma CVD method, the reaction of TEOS and oxygen, to form a silicon oxide film with a film thickness of about 1500 nm.

【0023】次に、CMP(Chemical Mechanical Poli Next, CMP (Chemical Mechanical Poli
shing 、化学的機械研磨)法を使用して、絶縁膜を研磨(表面部の酸化シリコン膜の1200nm程度の研磨)することによって、その表面を平坦化処理して平坦な表面を有する絶縁膜8とする。 shing, using chemical mechanical polishing) method, by polishing the insulating film (1200 nm of about polishing of a silicon oxide film of the surface portion), an insulating film having a flat surface with its surface planarized 8 to. その後、フォトリソグラフィ技術と選択エッチング技術とを使用して、絶縁膜8にスルーホール9を形成する。 Then, using a selective etching technique and photolithography to form a through-hole 9 in the insulating film 8.

【0024】その後、そのスルーホール9にプラグ12 [0024] After that, the plug 12 in the through-hole 9
を形成する(図3)。 To form (Fig. 3). この場合、半導体基板1の上に、 In this case, on the semiconductor substrate 1,
チタン膜10を10nm程度の膜厚をもって形成した後、 After the titanium film 10 was formed with a film thickness of about 10 nm,
チタンが50%含まれている窒化チタン膜(従来技術においても一般に使用されている窒化チタン膜)11を5 Titanium (typically-used by being titanium nitride film is also in the prior art) 11 50% Including the titanium nitride film 5
0nm程度の膜厚をもって形成する。 Formed with a thickness of about 0 nm. 次に、CVD法を使用してタングステン膜を300nm程度の膜厚をもって形成した後、エッチバック法を使用して、スルーホール9 Then, after forming with a thickness of about 300nm, a tungsten film using the CVD method, using the etch-back method, the through hole 9
以外のタングステン膜を取り除いて、スルーホール9に埋め込まれているタングステン膜からなるプラグ12を形成する。 Removing the tungsten film other than to form a plug 12 composed of tungsten film embedded in the through-holes 9.

【0025】次に、半導体基板1の上に、チタンリッチな窒化チタン膜13とアルミニウム合金層14とチタンリッチな窒化チタン膜15からなる3層構造の配線層(1層目の配線層)16を形成する(図4)。 Next, on the semiconductor substrate 1, the wiring layer of the three-layer structure consisting of titanium-rich titanium nitride film 13 and the aluminum alloy layer 14 and the titanium-rich titanium nitride film 15 (first wiring layer) 16 to form (Fig. 4). この場合、チタンリッチな窒化チタン膜13は、本明細書でのみ使用している特有な用語であり、本発明者の検討の結果、チタンが70〜95%含まれている窒化チタン膜(窒化チタン膜におけるチタンと窒素との比が70%: In this case, the titanium-rich titanium nitride film 13 are specific terms are using only herein, the results of studies made by the present inventors, a titanium nitride film that contains titanium 70 to 95% (nitride 70% ratio of titanium and nitrogen in the titanium film:
30%から95%:5%となっている窒化チタン膜)に対応しているものであり、窒化チタン膜に含まれているチタンが70〜90%であることにより、チタンリッチな窒化チタン膜と称しているものである。 95% 30%: are those that support by the titanium nitride film has) a 5% by titanium contained in the titanium nitride film is 70% to 90%, titanium-rich titanium nitride film it is what is called.

【0026】また、アルミニウム合金層14は、ケイ素(Si)、銅(Cu)、マグネシウム(Mg)、ゲルマニウム(Ge)、亜鉛(Zn)、ガリウム(Ga)の少なくとも一種の材料を5%以下含んでいるアルミニウム合金層である。 Further, the aluminum alloy layer 14 is silicon (Si), copper (Cu), magnesium (Mg), germanium (Ge), zinc (Zn), comprise at least one material of gallium (Ga) 5% or less Dale is an aluminum alloy layer.

【0027】具体的な配線層16の製造方法としては、 [0027] As a method for producing concrete wiring layer 16,
半導体基板1の上に、反応性スパッタリング法またはC On the semiconductor substrate 1, a reactive sputtering method or C
VD法を使用して、チタンリッチな窒化チタン膜(例えばチタンが70%含まれている窒化チタン膜)13を1 Use VD method, titanium-rich titanium nitride film (such as titanium 70% Including the titanium nitride film) 13 1
0nm程度の膜厚をもって形成した後、例えば反応性スパッタリング装置などの同一真空系内で、アルミニウム合金層(例えば銅が0.5%含まれているアルミニウム合金層)14を形成し、その後、例えば反応性スパッタリング装置などの同一真空系内で、チタンリッチな窒化チタン膜(例えばチタンが70%含まれている窒化チタン膜)15を10nm程度の膜厚をもって形成する。 After formed with a thickness of about 0 nm, for example, a reactive sputtering apparatus in the same vacuum system, such as an aluminum alloy layer (aluminum alloy layer such as copper is contained 0.5%) 14 was formed, then, for example, in reactive sputtering apparatus in the same vacuum system, such as to form a 15 titanium-rich titanium nitride film (TiN film such as titanium is contained 70%) with a thickness of about 10 nm.

【0028】この場合、チタンリッチな窒化チタン膜1 [0028] In this case, the titanium-rich titanium nitride film 1
3, 15を形成する際に、アルゴンガスと窒素ガスとの混合ガス雰囲気での反応性スパッタリング法を用いている反応性スパッタリング装置を使用している。 3, 15 in forming the, using a reactive sputtering apparatus which uses a reactive sputtering method in a mixed gas atmosphere of argon gas and nitrogen gas. そして、 And,
チタンリッチな窒化チタン膜(例えばチタンが70%含まれている窒化チタン膜)13, 15における窒化の割合の制御は、アルゴンガスと窒素ガスとの比を変えることによって行うことができる。 Titanium-rich titanium nitride film (for example, titanium titanium nitride is contained 70% film) 13, 15 control the ratio of nitride in can be performed by varying the ratio of argon gas and nitrogen gas. 本実施の形態のチタンリッチな窒化チタン膜(例えばチタンが70%含まれている窒化チタン膜)13, 15を形成する際には、例えば成膜温度を300℃とし、成膜圧力を3mTorr (ミリトル)とし、成膜パワーを4kWとし、窒素ガスとアルゴンガスとの混合比を40%:60%としている。 In forming the embodiment of the titanium-rich titanium nitride film (for example, titanium titanium nitride is contained 70% film) 13, 15, for example, a deposition temperature of 300 ° C., the film formation pressure 3 mTorr ( mTorr), and the deposition power and 4 kW, the mixing ratio of nitrogen gas and argon gas of 40%: is 60%.

【0029】その後、フォトリソグラフィ技術と選択エッチング技術とを使用して、チタンリッチな窒化チタン膜15/アルミニウム合金層14/チタンリッチな窒化チタン膜13の不要な領域を取り除いて、チタンリッチな窒化チタン膜15/アルミニウム合金層14/チタンリッチな窒化チタン膜13からなる3層構造の配線層(1層目の配線層)16のパターンを形成する(図5)。 [0029] Then, using a selective etching technique and a photolithography technique, to remove the unwanted areas of the Titanium-rich nitride film 15 / an aluminum alloy layer 14 / titanium-rich titanium nitride film 13, a titanium-rich nitride forming a pattern of a titanium film 15 / an aluminum alloy layer 14 / titanium rich wiring layer having a three-layer structure consisting of the titanium nitride film 13 (first wiring layer) 16 (Fig. 5).

【0030】次に、半導体基板1の上に、層間絶縁膜としての絶縁膜17を形成した後、その絶縁膜17にスルーホール18を形成する(図6)。 Next, on the semiconductor substrate 1, after forming the insulating film 17 as an interlayer insulating film, forming a through hole 18 in the insulating film 17 (FIG. 6). この場合、絶縁膜1 In this case, the insulating film 1
7の製造工程は、前述した絶縁膜8の製造工程と同様な製造工程を使用して行っている。 7 of the manufacturing process are performed using the same manufacturing process and manufacturing process of the insulating film 8 described above. また、スルーホール1 In addition, the through-hole 1
8の製造工程は、前述したスルーホール9の製造工程と同様な製造工程を使用して行っている。 8 manufacturing process of is carried out using the same manufacturing process as the manufacturing process of the through hole 9 described above.

【0031】次に、スルーホール18に、チタン膜1 [0031] Then, in the through hole 18, a titanium film 1
9、チタンが50%含まれている窒化チタン膜20およびタングステン膜からなるプラグ21を、前述したスルーホール9に、チタン膜10、チタンが50%含まれている窒化チタン膜11およびタングステン膜からなるプラグ12を形成する製造工程と同様な製造工程を使用して形成する。 9, the plug 21 titanium consisting of 50% titanium Including nitride film 20 and the tungsten film, the through-holes 9 described above, the titanium film 10, a titanium nitride titanium is contained 50% film 11 and the tungsten film It becomes formed using the same manufacturing process as the manufacturing process of forming the plug 12. その後、半導体基板1の上に2層目の配線層としての配線層25を形成する(図7)。 Thereafter, a wiring layer 25 serving as a second wiring layer on the semiconductor substrate 1 (FIG. 7).

【0032】配線層25は、チタンリッチな窒化チタン膜22とアルミニウム合金層23とチタンリッチな窒化チタン膜24からなる3層構造の配線層(2層目の配線層)であり、前述したチタンリッチな窒化チタン膜13 The wiring layer 25 is a wiring layer of the three-layer structure consisting of titanium-rich titanium nitride film 22 and the aluminum alloy layer 23 and the titanium-rich titanium nitride film 24 (second wiring layer), titanium mentioned above rich titanium nitride film 13
とアルミニウム合金層14とチタンリッチな窒化チタン膜15からなる3層構造の配線層(1層目の配線層)1 An aluminum alloy layer 14 and the wiring layer of the three-layer structure consisting of titanium-rich titanium nitride film 15 (first wiring layer) 1
6の製造工程と同様な製造工程を使用して行っている。 It is performed using the same manufacturing process as 6 of the manufacturing process.

【0033】その後、設計仕様に応じて、前述した製造工程(層間絶縁膜としての絶縁膜17、スルーホール1 [0033] Thereafter, in accordance with the design specifications, the insulating film 17 as a process step (inter-layer insulating film described above, the through hole 1
8、チタン膜19、チタンが50%含まれている窒化チタン膜20、タングステン膜からなるプラグ21、2層目の配線層としての配線層25の製造工程)を繰り返し行って、多層配線層を形成することによって、本実施の形態の半導体集積回路装置の製造工程を終了する。 8, a titanium film 19, titanium 50% Including the titanium nitride film 20, by repeating the manufacturing process) of the wiring layer 25 as a wiring layer of plug 21,2-layer consisting of a tungsten film, a multilayer wiring layer by forming, it terminates the manufacturing process of the semiconductor integrated circuit device of this embodiment.

【0034】前述した本実施の形態の半導体集積回路装置によれば、1層目の配線層16として、チタンリッチな窒化チタン膜13とアルミニウム合金層14とチタンリッチな窒化チタン膜15からなる3層構造の配線層としているなど、配線層として、チタンリッチな窒化チタン膜/アルミニウム合金層/チタンリッチな窒化チタン膜という3層構造の配線層としていることにより、その後の層間絶縁膜としての絶縁膜17の製造工程などの熱処理時に、アルミニウム合金層14とチタンリッチな窒化チタン膜13, 15におけるチタンとの反応が防止できるので、アルミニウム合金層14の抵抗が上昇することが防止できる。 According to the semiconductor integrated circuit device of the present embodiment described above, as the first wiring layer 16, composed of titanium-rich titanium nitride film 13 and the aluminum alloy layer 14 and the titanium-rich titanium nitride film 15 3 such that the wiring layer of the layer structure, as a wiring layer, by which a wiring layer of the three-layer structure of a titanium-rich titanium nitride film / an aluminum alloy layer / titanium-rich titanium nitride film, an insulating as subsequent interlayer insulating film during the heat treatment, such as the manufacturing process of the film 17, the reaction between the titanium in the aluminum alloy layer 14 and the titanium-rich titanium nitride film 13, 15 can be prevented, it is possible to prevent the resistance of the aluminum alloy layer 14 is increased. その結果、配線層16の配線抵抗が上昇することが防止できることにより、低抵抗の配線抵抗を有する配線層16とすることができる。 As a result, can be prevented that the wiring resistance of the wiring layer 16 is increased, it is possible to a wiring layer 16 having the wiring resistance of the low resistance.

【0035】この場合、本発明者の検討の結果、チタンリッチな窒化チタン膜13, 15は、チタンが70〜9 [0035] In this case, the result of the investigation by the present inventors, titanium-rich titanium nitride film 13, 15, titanium 70-9
5%含まれている窒化チタン膜(窒化チタン膜におけるチタンと窒素との比が70%:30%から95%:5% 5% Including the titanium nitride film (the ratio 70% of titanium and nitrogen in the titanium nitride film 30% 95% 5%
となっている窒化チタン膜)である。 Is a going on titanium nitride film). また、アルミニウム合金層14は、ケイ素、銅、マグネシウム、ゲルマニウム、亜鉛、ガリウムの少なくとも一種の材料を5%以下含んでいるアルミニウム合金層である。 Further, the aluminum alloy layer 14 is an aluminum alloy layer of silicon, copper, magnesium, germanium, zinc, which contains at least one material of gallium than 5%.

【0036】本実施の形態の半導体集積回路装置によれば、1層目の配線層16として、チタンリッチな窒化チタン膜13とアルミニウム合金層14とチタンリッチな窒化チタン膜15からなる3層構造の配線層としているなど、配線層として、チタンリッチな窒化チタン膜/アルミニウム合金層/チタンリッチな窒化チタン膜という3層構造の配線層としていることにより、チタンリッチな窒化チタン膜13の上に成膜するアルミニウム合金層14は、配向性(結晶の方向性が均一化する性質)がよくなることにより、配線信頼度が向上し、高信頼度の配線層16とすることができる。 According to the semiconductor integrated circuit device of this embodiment, as the first level wiring layer 16, a three-layer structure consisting of titanium-rich titanium nitride film 13 and the aluminum alloy layer 14 and the titanium-rich titanium nitride film 15 such that the wiring layer as a wiring layer, by which a wiring layer of the three-layer structure of a titanium-rich titanium nitride film / an aluminum alloy layer / titanium-rich titanium nitride film, on the titanium-rich titanium nitride film 13 aluminum alloy layer 14 is deposited, by orientation (property of directionality becomes uniform crystal) is improved, and improved interconnect reliability can be an interconnection layer 16 of high reliability.

【0037】また、アルミニウム合金層14とチタンリッチな窒化チタン膜13, 15におけるチタンとの反応が防止できるので、アルミニウム合金層14の抵抗が上昇することが防止できると共にアルミニウム合金層14 Further, since the reaction between the titanium in the aluminum alloy layer 14 and the titanium-rich titanium nitride film 13, 15 can be prevented, an aluminum alloy can be prevented that the resistance of the aluminum alloy layer 14 is raised layer 14
の配向性がよくなり、配線信頼度が向上できることにより、配線層16の微細加工化ができると共に高性能でしかも高信頼度の配線層16とすることができる。 Orientation is well-by can be improved wiring reliability can be an interconnection layer 16 of the high-performance, yet reliable it is microfabrication of the wiring layer 16.

【0038】本実施の形態の半導体集積回路装置の製造方法によれば、反応性スパッタリング法またはCVD法を使用して、チタンリッチな窒化チタン膜13を形成した後、例えば反応性スパッタリング装置などの同一真空系内で、アルミニウム合金層14を形成し、その後、例えば反応性スパッタリング装置などの同一真空系内で、 [0038] According to the manufacturing method of a semiconductor integrated circuit device of this embodiment, by using a reactive sputtering method or a CVD method, after forming a titanium-rich titanium nitride film 13, e.g., a reactive sputtering apparatus in the same vacuum system, to form an aluminum alloy layer 14, then, for example, a reactive sputtering apparatus in the same vacuum system, such as,
チタンリッチな窒化チタン膜15を形成していることにより、高性能でしかも高信頼度の配線層16を簡単な製造工程により製造できる。 By forming the titanium-rich titanium nitride film 15 can be produced by high-performance, yet simple wiring layer 16 of high reliability manufacturing process.

【0039】(実施の形態2)図8は、本発明の実施の形態2である半導体集積回路装置を示す概略断面図である。 [0039] (Embodiment 2) FIG. 8 is a schematic sectional view showing a semiconductor integrated circuit device according to a second embodiment of the present invention.

【0040】本実施の形態の半導体集積回路装置は、前述した実施の形態1の半導体集積回路装置における配線層16の上部のチタンリッチな窒化チタン膜15の代替え膜として、従来技術に使用されているチタン膜とチタンが50%含まれている窒化チタン膜とからなる2層構造の薄膜26を適用しているものである。 The semiconductor integrated circuit device of this embodiment, as an alternative membrane of the upper portion of the titanium-rich titanium nitride film 15 of the wiring layer 16 in the semiconductor integrated circuit device of the first embodiment described above, is used in the prior art titanium film and a titanium there are those which are applied thin film 26 having a two-layer structure consisting of a titanium nitride film that contains 50%. また、前述した実施の形態1の半導体集積回路装置における配線層2 The wiring layer 2 in the semiconductor integrated circuit device of the first embodiment described above
3の上部のチタンリッチな窒化チタン膜24の代替え膜として、従来技術に使用されているチタン膜とチタンが50%含まれている窒化チタン膜とからなる2層構造の薄膜27を適用しているものである。 As third upper alternative film titanium-rich titanium nitride film 24, by applying a thin film 27 of two-layer structure in which a titanium film and a titanium used in the prior art is made of a titanium nitride film that contains 50% it is those who are.

【0041】この場合、薄膜26, 27は、チタン膜を10nm程度の膜厚をもって形成した後、チタンが50% [0041] In this case, the thin film 26, 27 is formed by forming with a thickness of about 10nm titanium film, titanium 50%
含まれている窒化チタン膜を75nm程度の膜厚をもって形成した2層構造の薄膜である。 The Including titanium nitride film is a thin film of two-layer structure formed with a film thickness of about 75 nm.

【0042】本実施の形態の半導体集積回路装置によれば、アルミニウム合金層14(23)の下層膜としてチタンリッチな窒化チタン膜13(22)を使用していることにより、その後の層間絶縁膜としての絶縁膜17の製造工程などの熱処理時に、アルミニウム合金層14 According to the semiconductor integrated circuit device of this embodiment, by using titanium-rich titanium nitride film 13 (22) as a lower layer film of the aluminum alloy layer 14 (23), then the interlayer insulating film during the heat treatment applied to the manufacturing process of the insulating film 17 as an aluminum alloy layer 14
(23)とチタンリッチな窒化チタン膜13(22)におけるチタンとの反応が防止できるので、アルミニウム合金層14(23)とその上層膜としての薄膜26(2 (23) and since the reaction between the titanium in the titanium-rich titanium nitride film 13 (22) can be prevented, the aluminum alloy layer 14 (23) and the thin film 26 as the upper layer film (2
7)におけるチタンとの反応が発生してアルミニウム合金層14(23)の抵抗が大きくなっても、アルミニウム合金層14(23)の抵抗が上昇することを従来よりも低減できる。 Be reacted with the titanium occurs increases resistance of the aluminum alloy layer 14 (23) in 7), that the resistance of the aluminum alloy layer 14 (23) rises can be reduced than conventionally.

【0043】(実施の形態3)図9は、本発明の実施の形態3である半導体集積回路装置を示す概略断面図である。 [0043] (Embodiment 3) FIG. 9 is a schematic sectional view showing a semiconductor integrated circuit device according to a third embodiment of the present invention.

【0044】本実施の形態の半導体集積回路装置は、前述した実施の形態1の半導体集積回路装置における配線層16の形成の際に、スルーホール9にも配線層16を埋め込んでいるものである。 The semiconductor integrated circuit device of this embodiment is one that is embedded in the formation of the wiring layer 16 in the semiconductor integrated circuit device of the first embodiment described above, the wiring layer 16 in the through hole 9 . この場合、前述した実施の形態1の半導体集積回路装置におけるスルーホール9に埋め込まれている窒化チタン膜(チタンが50%含まれている窒化チタン膜)11とタングステン膜からなるプラグ12の製造工程を省略して、スルーホール9を形成した後に、チタン膜10を形成した後、配線層16を形成すると同時にスルーホール9にも配線層16を埋め込んだ状態で形成している。 In this case, the manufacturing process of the plug 12 titanium nitride film that is embedded in the through hole 9 made of (titanium 50% Including the titanium nitride film) 11 and the tungsten film in the semiconductor integrated circuit device of the first embodiment described above omit, after forming the through hole 9, after forming a titanium film 10, it is formed in a state buried wiring layer 16 in the through hole 9 and at the same time to form the wiring layer 16.

【0045】また、前述した実施の形態1の半導体集積回路装置における配線層25の形成の際に、スルーホール18にも配線層25を埋め込んでいるものである。 Further, it is assumed that during the formation of the wiring layer 25 in the semiconductor integrated circuit device of the first embodiment described above, by embedding the wiring layer 25 in the through hole 18.

【0046】前述した配線層16(25)におけるアルミニウム合金層14(23)を形成する際に、アルミニウム合金層14(23)をスルーホール9(18)に完全に埋め込むために、アニール処理を行って、アルミニウム合金層14(23)をリフロー化する製造工程を行っている。 [0046] In forming an aluminum alloy layer 14 (23) in the wiring described above layer 16 (25), an aluminum alloy layer 14 (23) in order to completely fill the through-hole 9 (18), subjected to annealing Te is performed the manufacturing process of reflowing aluminum alloy layer 14 (23). また、スルーホール9(23)のアスペクト比が大きい場合には、下地膜(ウエットエッチングレイアー)としてのチタン膜10(19)を形成している。 Further, when the aspect ratio of the through hole 9 (23) is large, it has a base film titanium film 10 (19) as (wet etching Reia).

【0047】本実施の形態の半導体集積回路装置によれば、配線層16(25)を形成する際に、配線層16 [0047] According to the semiconductor integrated circuit device of this embodiment, when forming the wiring layer 16 (25), the wiring layer 16
(25)をスルーホール9(18)に埋め込んで、その領域のプラグを形成していることにより、プラグの製造工程を簡単にすることができる。 (25) is embedded in the through hole 9 (18), by forming the plug of the region, it is possible to simplify the plug of the manufacturing process.

【0048】また、下地膜としてのチタン膜10(1 [0048] In addition, the titanium film 10 as a base film (1
9)が形成されていても、配線層16(25)の下部にチタンリッチな窒化チタン膜13(22)を形成していることにより、アルミニウム合金層14(23)とチタン膜10(19)におけるチタンとの反応が防止できるので、アルミニウム合金層14(23)のリフロー性を維持したまま、アルミニウム合金層14(23)の抵抗が上昇するのを防止することができる。 9) even if being formed, by forming a titanium-rich titanium nitride film 13 (22) in the lower wiring layer 16 (25), an aluminum alloy layer 14 (23) and the titanium film 10 (19) since the reaction of titanium can be prevented in, while maintaining the reflow of the aluminum alloy layer 14 (23), the resistance of the aluminum alloy layer 14 (23) can be prevented from increasing. その結果、配線層16(25)の配線抵抗が上昇するのを防止することができることにより、低抵抗の配線抵抗を有する配線層16(25)とすることができる。 As a result, by being able to wiring resistance of the wiring layer 16 (25) is prevented from increasing, it is possible to a wiring layer 16 having the wiring resistance of the low resistance (25).

【0049】(実施の形態4)図10は、本発明の実施の形態4である半導体集積回路装置を示す概略断面図である。 [0049] (Embodiment 4) FIG. 10 is a schematic sectional view showing a semiconductor integrated circuit device according to a fourth embodiment of the present invention.

【0050】本実施の形態の半導体集積回路装置は、前述した実施の形態3の半導体集積回路装置におけるチタン膜10(19)を省略した態様のものである。 The semiconductor integrated circuit device of this embodiment are those embodiments omitting the titanium film 10 (19) in the semiconductor integrated circuit device of the third embodiment described above.

【0051】本実施の形態の半導体集積回路装置によれば、配線層16(25)の下部に低抵抗のチタン膜10 [0051] According to the semiconductor integrated circuit device of this embodiment, a titanium film 10 having a low resistance to the lower wiring layer 16 (25)
(19)を設けていないことにより、コンタクト抵抗が大きくなる場合があるが、チタンリッチな窒化チタン膜13(22)のチタンが80%以上含まれている窒化チタン膜とすることにより、コンタクト抵抗を低減することができる。 By not provided (19), there is a case where the contact resistance is increased, by the titanium nitride film that contains titanium more than 80% of the titanium-rich titanium nitride film 13 (22), the contact resistance it is possible to reduce the. 特に、コンタクト抵抗を低減するために、 In particular, in order to reduce the contact resistance,
チタンリッチな窒化チタン膜13(22)のチタンが8 Titanium Titanium-rich titanium nitride film 13 (22) 8
0%以上含まれている窒化チタン膜とすることにより、 With titanium nitride films that contains 0% or more,
シリコン基板などからなる半導体基板(チタンシリサイド膜からなるコンタクト領域7を設けていない半導体基板)1とのコンタクト抵抗を低減することができる。 It is possible to reduce the contact resistance between 1 (semiconductor substrate not contact regions 7 provided comprising titanium silicide film) semiconductor substrate made of silicon substrate like.

【0052】(実施の形態5)図11は、本発明の実施の形態5である半導体集積回路装置を示す概略断面図である。 [0052] (Embodiment 5) FIG. 11 is a schematic sectional view showing a semiconductor integrated circuit device according to a fifth embodiment of the present invention.

【0053】本実施の形態の半導体集積回路装置は、前述した実施の形態1におけるプラグ12(21)を形成する際に、CVD法を使用してタングステン膜を300 [0053] The semiconductor integrated circuit device of this embodiment, when forming the plug 12 (21) in the first embodiment described above, a tungsten film using the CVD method 300
nm程度の膜厚をもって形成した後、CMP法を使用して、スルーホール9(18)以外のタングステン膜を取り除いて、スルーホール9(18)に埋め込まれているタングステン膜からなるプラグ12(21)を形成しているものである。 After formed with a thickness of about nm, using a CMP process, to remove the tungsten film except the through hole 9 (18), the plug 12 (21 composed of tungsten film embedded in the through-hole 9 (18) ) are those which form.

【0054】したがって、本実施の形態の半導体集積回路装置によれば、CMP法を使用して、スルーホール9 [0054] Thus, according to the semiconductor integrated circuit device of this embodiment, by using the CMP method, the through hole 9
(18)以外のタングステン膜を取り除くための研磨の際に、タングステン膜の下部のチタンが50%含まれている窒化チタン膜11(20)とチタン膜10(19) (18) during polishing for removing the tungsten film except the lower titanium 50% Including the titanium nitride film 11 of the tungsten film (20) and the titanium film 10 (19)
も研磨することができるので、スルーホール9(18) Because it can also be polished, through-hole 9 (18)
に埋め込まれているタングステン膜からなるプラグ12 Consisting embedded in and tungsten film on the plug 12
(21)の表面を絶縁膜8(17)の表面と同一平面にすることができると共に配線層16(25)の下層膜であるチタンリッチな窒化チタン膜13(22)を絶縁膜8(17)と直接接触する構造とすることができる。 Titanium-rich titanium nitride film 13 as a lower layer of the wiring layer 16 (25) with a surface (21) can be flush with the surface of the insulating film 8 (17) (22) an insulating film 8 (17 ) in direct contact to be a structure. その結果、配線層16(25)の平坦化が向上できるので微細加工化ができる。 As a result, fine processing of so flattening the wiring layer 16 (25) can be improved.

【0055】以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 [0055] In the foregoing, the invention made by the inventors has been concretely described based on the embodiments of the invention, the present invention is not limited to the above embodiments, various ways without departing from the scope of the invention it is needless to say that the possible changes.

【0056】例えば、本発明は、半導体素子を形成している半導体基板をSOI(Siliconon Insulator)基板などの種々の基板に変更することができ、半導体基板などの基板に形成する半導体素子としては、MOSFET [0056] For example, the present invention can change the semiconductor substrate forming a semiconductor element on a variety of substrates, such as SOI (Silicon On Insulator) substrate, a semiconductor element formed on a substrate such as a semiconductor substrate, MOSFET
以外に、CMOSFETおよびバイポーラトランジスタなどの種々の半導体素子を組み合わせた態様の半導体素子を適用できる。 Besides, applicable to the semiconductor device of the embodiments that combine various semiconductor elements such as CMOSFET and bipolar transistors.

【0057】また、本発明は、MOSFET、CMOS [0057] Further, the present invention, MOSFET, CMOS
FETなどを構成要素とするロジック系あるいはDRA Logic system or DRA to like components FET
M(Dynamic Random Access Memory)、SRAM(Stat M (Dynamic Random Access Memory), SRAM (Stat
ic Random Access Memory )などのメモリ系などを有する種々の半導体集積回路装置およびその製造方法に適用できる。 ic Random Access Memory) can be applied to various semiconductor integrated circuit device and its manufacturing method having a memory system including such.

【0058】 [0058]

【発明の効果】本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、 Among the inventions disclosed in the present application, according to the present invention will be briefly described effects obtained by typical,
以下のとおりである。 It is as follows.

【0059】(1). [0059] (1). 本発明の半導体集積回路装置によれば、配線層として、チタンリッチな窒化チタン膜/アルミニウム合金層/チタンリッチな窒化チタン膜という3層構造の配線層としていることにより、その後の層間絶縁膜としての絶縁膜の製造工程などの熱処理時に、アルミニウム合金層とチタンリッチな窒化チタン膜におけるチタンとの反応が防止できるので、アルミニウム合金層の抵抗が上昇することが防止できる。 According to the semiconductor integrated circuit device of the present invention, as the wiring layer, by which a wiring layer of the three-layer structure of a titanium-rich titanium nitride film / an aluminum alloy layer / titanium-rich titanium nitride film, a subsequent interlayer insulating film of during the heat treatment, such as the manufacturing process of the insulating film, since the reaction between the titanium in the aluminum alloy layer and a titanium-rich titanium nitride film can be prevented, it is possible to prevent the resistance of the aluminum alloy layer is increased. その結果、配線層の配線抵抗が上昇することが防止できることにより、 As a result, it can be prevented that the wiring resistance of the wiring layer is increased,
低抵抗の配線抵抗を有する配線層とすることができる。 It may be a wiring layer having a wiring resistance of the low resistance.

【0060】この場合、本発明者の検討の結果、チタンリッチな窒化チタン膜は、チタンが70〜95%含まれている窒化チタン膜(窒化チタン膜におけるチタンと窒素との比が70%:30%から95%:5%となっている窒化チタン膜)である。 [0060] In this case, the result of the investigation by the present inventors, titanium-rich titanium nitride film, 70% ratio of titanium and nitrogen in the titanium nitride film (titanium nitride film that contains titanium 70% to 95%: 95% 30%: 5% and going on the titanium nitride film). また、アルミニウム合金層は、5%以下のケイ素、銅、マグネシウム、ゲルマニウム、亜鉛、ガリウムの少なくとも一種の材料を含んでいるアルミニウム合金層である。 Further, the aluminum alloy layer is preferably 5% or less of silicon, copper, magnesium, germanium, zinc, aluminum alloy layer comprising at least one material of gallium.

【0061】(2). [0061] (2). 本発明の半導体集積回路装置によれば、配線層として、チタンリッチな窒化チタン膜/アルミニウム合金層/チタンリッチな窒化チタン膜という3層構造の配線層としていることにより、チタンリッチな窒化チタン膜の上に成膜するアルミニウム合金層は、 According to the semiconductor integrated circuit device of the present invention, as the wiring layer, by which a wiring layer of the three-layer structure of a titanium-rich titanium nitride film / an aluminum alloy layer / titanium-rich titanium nitride film, a titanium-rich titanium nitride film the aluminum alloy layer is deposited on top of,
配向性がよくなることにより、配線信頼度が向上し、高信頼度の配線層とすることができる。 By orientation is improved, improved interconnect reliability, can be a highly reliable wiring layer.

【0062】また、アルミニウム合金層とチタンリッチな窒化チタン膜におけるチタンとの反応が防止できるので、アルミニウム合金層の抵抗が上昇するのを防止できると共にアルミニウム合金層の配向性がよくなり、配線信頼度が向上できることにより、配線層の微細加工化ができると共に高性能でしかも高信頼度の配線層とすることができる。 [0062] Further, since the reaction between the titanium in the aluminum alloy layer and a titanium-rich titanium nitride film can be prevented, the better the orientation of the aluminum alloy layer with the resistance of the aluminum alloy layer can be prevented from rising, the wiring reliability by be improved degree can be a wiring layer of high performance, yet reliable it is microfabrication of the wiring layer.

【0063】(3). [0063] (3). 本発明の半導体集積回路装置の製造方法によれば、反応性スパッタリング法またはCVD According to the manufacturing method of a semiconductor integrated circuit device of the present invention, a reactive sputtering method or CVD
法を使用して、チタンリッチな窒化チタン膜を形成した後、例えば反応性スパッタリング装置などの同一真空系内で、アルミニウム合金層を形成し、その後、例えば反応性スパッタリング装置などの同一真空系内で、チタンリッチな窒化チタン膜を形成していることにより、高性能でしかも高信頼度の配線層を簡単な製造工程により製造できる。 Use law, after forming a titanium-rich titanium nitride film, for example, a reactive sputtering apparatus in the same vacuum system, such as to form an aluminum alloy layer, then, for example, within the same vacuum system such as reactive sputtering apparatus in, by forming the titanium-rich titanium nitride film, it can be manufactured by simple manufacturing steps wiring layer of high performance, yet reliable.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態1である半導体集積回路装置の製造工程を示す概略断面図である。 Is a schematic cross-sectional views showing a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.

【図2】本発明の実施の形態1である半導体集積回路装置の製造工程を示す概略断面図である。 Is a schematic cross-sectional views showing a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the invention; FIG.

【図3】本発明の実施の形態1である半導体集積回路装置の製造工程を示す概略断面図である。 Is a schematic cross-sectional views showing a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.

【図4】本発明の実施の形態1である半導体集積回路装置の製造工程を示す概略断面図である。 Is a schematic cross-sectional views showing a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.

【図5】本発明の実施の形態1である半導体集積回路装置の製造工程を示す概略断面図である。 It is a schematic sectional view showing the manufacturing process of Figure 5. The semiconductor integrated circuit device according to a first embodiment of the present invention.

【図6】本発明の実施の形態1である半導体集積回路装置の製造工程を示す概略断面図である。 Is a schematic cross-sectional views showing a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.

【図7】本発明の実施の形態1である半導体集積回路装置の製造工程を示す概略断面図である。 7 is a schematic cross-sectional views showing a manufacturing process of a semiconductor integrated circuit device according to a first embodiment of the present invention.

【図8】本発明の実施の形態2である半導体集積回路装置を示す概略断面図である。 8 is a schematic sectional view showing a semiconductor integrated circuit device according to a second embodiment of the present invention.

【図9】本発明の実施の形態3である半導体集積回路装置を示す概略断面図である。 9 is a schematic sectional view showing a semiconductor integrated circuit device according to a third embodiment of the present invention.

【図10】本発明の実施の形態4である半導体集積回路装置を示す概略断面図である。 10 is a schematic sectional view showing a semiconductor integrated circuit device according to a fourth embodiment of the present invention.

【図11】本発明の実施の形態5である半導体集積回路装置を示す概略断面図である。 11 is a schematic sectional view showing a semiconductor integrated circuit device according to a fifth embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体基板(基板) 2 フィールド絶縁膜 3 ゲート絶縁膜 4 ゲート電極 5 サイドウォールスペーサ 6 半導体領域 7 コンタクト領域 8 絶縁膜 9 スルーホール 10 チタン膜 11 チタンが50%含まれている窒化チタン膜 12 プラグ 13 チタンリッチな窒化チタン膜 14 アルミニウム合金層 15 チタンリッチな窒化チタン膜 16 配線層 17 絶縁膜 18 スルーホール 19 チタン膜 20 チタンが50%含まれている窒化チタン膜 21 プラグ 22 チタンリッチな窒化チタン膜 23 アルミニウム合金層 24 チタンリッチな窒化チタン膜 25 配線層 26 薄膜 27 薄膜 1 a semiconductor substrate (substrate) 2 field insulating film 3 a gate insulating film 4 gate electrode 5 side wall spacers 6 semiconductor region 7 contact region 8 insulating film 9 through hole 10 titanium film 11 Titanium 50% Including the titanium nitride film 12 plugs 13 titanium-rich titanium nitride film 14 an aluminum alloy layer 15 of titanium-rich titanium nitride titanium nitride film 16 wiring layer 17 insulating film 18 through hole 19 titanium film 20 titanium is contained 50% film 21 plugs 22 of titanium-rich titanium nitride film 23 an aluminum alloy layer 24 of titanium-rich titanium nitride film 25 wiring layer 26 thin 27 film

Claims (9)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 配線層として、アルミニウム合金層の下部に、チタンが70〜95%含まれている窒化チタン膜が形成されていることを特徴とする半導体集積回路装置。 As claimed in claim 1 wiring layer, the bottom of the aluminum alloy layer, a semiconductor integrated circuit device, characterized in that the titanium nitride film that contains titanium 70% to 95% is formed.
  2. 【請求項2】 請求項1記載の半導体集積回路装置であって、前記配線層として、前記アルミニウム合金層の上部に、チタンが70〜95%含まれている窒化チタン膜が形成されていることを特徴とする半導体集積回路装置。 2. A semiconductor integrated circuit device according to claim 1, as the wiring layer, on top of the aluminum alloy layer, the titanium nitride film that contains titanium 70% to 95% is formed the semiconductor integrated circuit device according to claim.
  3. 【請求項3】 請求項1または2記載の半導体集積回路装置であって、前記アルミニウム合金層は、5%以下のケイ素、銅、マグネシウム、ゲルマニウム、亜鉛、ガリウムの少なくとも一種の材料を含んでいるアルミニウム合金層であることを特徴とする半導体集積回路装置。 3. A semiconductor integrated circuit device according to claim 1 or 2, wherein the aluminum alloy layer is preferably 5% or less of silicon, contains copper, magnesium, germanium, zinc, at least one material of gallium the semiconductor integrated circuit device, characterized in that the aluminum alloy layer.
  4. 【請求項4】 請求項1〜3のいずれか1項に記載の半導体集積回路装置であって、前記配線層の一部が、前記配線層の下層の絶縁膜に形成されている接続孔に埋め込まれていることを特徴とする半導体集積回路装置。 4. A semiconductor integrated circuit device according to any one of claims 1 to 3, a part of the wiring layer, the connection hole formed in the lower layer of the insulating film of the wiring layer the semiconductor integrated circuit device, characterized in that embedded.
  5. 【請求項5】 半導体素子が形成されている基板の上に、チタンが70〜95%含まれている窒化チタン膜を形成した後に、アルミニウム合金層を形成することにより、チタンが70〜95%含まれている前記窒化チタン膜と前記アルミニウム合金層とからなる配線層を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。 5. A on the substrate on which the semiconductor element is formed, after the titanium formed titanium nitride film that contains 70% to 95%, by forming an aluminum alloy layer, titanium 70% to 95% the method of manufacturing a semiconductor integrated circuit device characterized by comprising a step of forming a wiring layer formed from said titanium nitride film has the aluminum alloy layer contains.
  6. 【請求項6】 請求項5記載の半導体集積回路装置の製造方法であって、前記アルミニウム合金層の上に、チタンが70〜95%含まれている窒化チタン膜を形成することにより、チタンが70〜95%含まれている前記窒化チタン膜と前記アルミニウム合金層とチタンが70〜 6. A method of manufacturing a semiconductor integrated circuit device according to claim 5, on the aluminum alloy layer, by titanium to form a 70% to 95% Including the titanium nitride film, titanium wherein said titanium nitride film that contains 70% to 95% aluminum alloy layer and the titanium 70
    95%含まれている前記窒化チタン膜とからなる配線層を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device characterized by comprising a step of forming a wiring layer consisting of the titanium nitride film contained 95%.
  7. 【請求項7】 請求項5または6記載の半導体集積回路装置の製造方法であって、前記アルミニウム合金層は、 7. A method of manufacturing a semiconductor integrated circuit device according to claim 5 or 6, wherein the aluminum alloy layer,
    5%以下のケイ素、銅、マグネシウム、ゲルマニウム、 5% or less of silicon, copper, magnesium, germanium,
    亜鉛、ガリウムの少なくとも一種の材料を含んでいるアルミニウム合金層を使用していることを特徴とする半導体集積回路装置の製造方法。 Zinc, a method of manufacturing a semiconductor integrated circuit device characterized by using the aluminum alloy layer comprising at least one material of gallium.
  8. 【請求項8】 請求項5〜7のいずれか1項に記載の半導体集積回路装置の製造方法であって、前記窒化チタン膜を形成する際に、反応性スパッタリング法またはCV 8. A method of manufacturing a semiconductor integrated circuit device according to any one of claims 5-7, when forming the titanium nitride film, a reactive sputtering method or CV
    D法を使用していることを特徴とする半導体集積回路装置の製造方法。 The method of manufacturing a semiconductor integrated circuit device characterized by using the D method.
  9. 【請求項9】 請求項5〜8のいずれか1項に記載の半導体集積回路装置の製造方法であって、前記アルミニウム合金層および前記窒化チタン膜は、同一真空系内で形成されていることを特徴とする半導体集積回路装置の製造方法。 9. A method of manufacturing a semiconductor integrated circuit device according to any one of claims 5-8, wherein the aluminum alloy layer and the titanium nitride film, that is formed in the same vacuum system the method of manufacturing a semiconductor integrated circuit device according to claim.
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