JPH1165548A - 画像表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 スクロール機能を有する画像表示装置におい
て回路規模の増大を抑えつつ表示データの遅延を小さく
する。 【解決手段】 水平計数値Ｈと水平表示位置データＨＰ
との加算値である第１水平加算値ＳＨ１に水平オフセッ
トデータＨＯを加算して第２水平加算値を得、この上位
６ビットＳＨ２［８：３］をアドレスＡの一部として、
テーブルメモリ３４から表示すべきキャラクタのコード
を読み出す。そのコードをアドレスＡＩの一部として画
像メモリ３６から前記キャラクタの水平方向１ライン分
の画像データＤhを読み出し、これを、第２水平加算値
の下位３ビットＳＨ２［２：０］から生成されるロード
信号ＬＤにより、水平オフセットデータＨＯに応じたタ
イミングでシフトレジスタ３８に並列入力する。シフト
レジスタ３８は、入力画像データをドットクロックＣＬ
Ｋによりシリアルに出力し、このシリアル画像データを
用いて画像表示を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータやビデオゲーム機などで使用される画像表示装置
に関するものであり、更に詳しくは、複数のドットから
成る表示シンボル（キャラクタ）を複数個並べた配列と
して構成される静止画像をラスタ走査方式により画面に
表示するキャラクタ表示装置等の画像表示装置であって
静止画像をスクロール表示する機能を有する画像表示装
置に関する。

【０００２】

【従来の技術】文字情報を表示する静止画像表示装置と
してのキャラクタ表示装置は、従来、表示すべき英数字
や、カタカナ、漢字等をコードデータとして予め記憶し
ておき、表示シンボルとしての各キャラクタの画像を構
成するドットデータを記憶するメモリを用いて、キャラ
クタのコードデータをドットデータ（表示ドットパター
ン）に変換して表示していた。このような方式により文
字情報以外に図形情報を表示させることも可能であり、
ゲーム機などではこのような方式により比較的簡単な図
形の表示が行われている。すなわち、表示すべき図形の
表示単位として所定種類の表示シンボルを用意してコー
ド化し、コードデータを表示対象の画像における表示シ
ンボルの配列に対応づけて記憶しておくとともに（以
下、このとき使用されるメモリを「テーブルメモリ」と
いう）、そのような各表示シンボルの画像を構成するド
ットのデータ（画像データ）を所定のメモリ（以下「シ
ンボル画像メモリ」という）に記憶させておくことによ
り、簡単な図形を静止画像として表示することができ
る。以下では、このような方式により文字情報や図形情
報を静止画像として表示する画像表示装置を対象として
説明する。

【０００３】上記のような画像表示装置においてその画
面に表示対象の全てを表示できない場合には、表示対象
のうち画面に表示される部分を上下左右に移動させると
いう機能すなわち静止画像をスクロール表示する機能
（以下「スクロール機能」という）が必要となる。この
ようなスクロール機能を有する画像表示装置として、水
平方向に静止画像をスクロール表示することができるビ
デオ表示装置が特公昭６３−３２４７２号公報に開示さ
れている。このビデオ表示装置は、表示対象を構成する
表示シンボル（構成ブロック）を示すデータ（コードデ
ータ）をビデオ表示装置上の予定の位置に相当するアド
レスできる位置で記憶しているテーブルメモリと、各種
表示シンボルの図形ビデオデータ（画像データ）を記憶
しているシンボル画像メモリと、スクロール量を示すデ
ータを保持するラッチとを備え、スクロール量を指定す
るデータ（例えば８ビットデータ）を第１の部分（例え
ば８ビット中の５ビット）と第２の部分（例えば８ビッ
ト中の残り３ビット）との分けて、第１の部分と水平方
向カウンタ値より、表示すべき表示シンボルが格納され
ているテーブルメモリのアドレスを生成し、テーブルメ
モリから読み出されるデータよりシンボル画像メモリの
アドレスを指定する。これにより、表示シンボルの画像
データ（一ライン分のドットデータ）を読み出してシフ
トレジスタに入力する。そして図２１に示すように、画
像データの入力されるシフトレジスタ１０１の各段の出
力から一つの出力をスクロール量のデータの第２の部分
に応じてマルチプレクサ１０３により選択し、選択した
出力を用いてラスタ走査方式により表示を行う。このよ
うなビデオ表示装置によれば、ラッチに保持されたスク
ロール量を変化させることにより、静止画像を水平方向
にドット単位でスクロール表示することができる。

【０００４】

【発明が解決しようとする課題】上記従来の画像表示装
置では、図２１に示すように、シフトレジスタ１０１の
出力からマルチプレクサ１０３を介して得られる画像デ
ータ（以下「表示データ」という）を用いて画像表示を
行っており、またシフトレジスタ１０１におけるシフト
は表示ドットの周期で行われるため、表示のタイミング
に対して表示データがマルチプレクサ１０３を通過する
時間分だけ遅延することになる。カラー表示の場合に
は、通常、このシフトレジスタ１０３の出力が一旦カラ
ールックアップテーブルメモリのアドレスとなり、この
メモリの出力が原色信号すなわちＲＧＢの各信号へ変換
される（以下、この変換を「カラー変換」という）。表
示の高精細化に伴い、このカラー変換の高速化が要求さ
れている。しかし、上記のマルチプレクサによる遅延は
この高速化の妨げとなる。

【０００５】また、表示のカラー化や高精細化に伴っ
て、１度にシンボル画像メモリから読み出すデータ量を
多くしたり複数のシフトレジスタを設けたりするための
構成が必要となる。このため、上記従来の画像表示装置
の構成に基づいて表示のカラーかや高精細化を行うと、
マルチプレクサ１０３のビット数を多くしたり複数のマ
ルチプレクサを設けたりすることが必要となり、回路規
模の増大を招く。

【０００６】さらに、上記従来の画像表示装置では、ス
クロール量を指定するデータを第１の部分と第２の部分
とに分けており、第２の部分（例えばスクロール量を示
すデータの下位３ビット）によってシフトレジスタ１０
３の出力の選択を行っている。このため、表示装置の画
面のうち画像が実際に表示される領域（以下「表示画
面」という）のシフトを行う場合、シフトレジスタ１０
３の段数に相当するドット数以下のシフトを行うことが
できない。したがって、表示画面をドット単位でシフト
させる場合には、上記従来の画像装置の構成は不適切で
ある。

【０００７】本発明は、上記問題を解決すべくなされた
ものであり、その目的は、表示のカラー化および高精細
化による回路規模の増大を抑えつつ表示データの遅延を
小さくすることができ、また表示画面のドット単位のシ
フトを容易に実現できる画像表示装置を提供することに
ある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明では、複数ドットから成る表示シンボルを複数
個並べた配列として構成される静止画像をラスタ走査方
式により画面に表示する画像表示装置において、前記静
止画像を構成する前記配列に対する水平方向のオフセッ
ト量を記憶する書き換え自在のオフセット記憶手段と、
前記画面に表示すべき表示シンボルを構成する水平方向
の複数ドットの画像データを並列に入力し、入力した画
像データを前記静止画像の表示のための走査に応じて直
列に出力する並列／直列変換手段と、並列／直列変換手
段への前記複数ドットの画像データの並列入力のタイミ
ングを水平方向の前記オフセット量に応じて変化させる
入力タイミング制御手段と、を備え、並列／直列変換手
段から直列に出力される画像データにより前記静止画像
を前記画面に表示することを特徴としている。上記構成
によれば、オフセット記憶手段に記憶されるオフセット
量を書き換えることにより、前記画面における表示を水
平方向にドット単位でスクロールさせることができる。

【０００９】上記特徴を有する本発明に係る第１の画像
表示装置では、複数ドットから成る表示シンボルを複数
個並べた配列として構成される静止画像をラスタ走査方
式により画面に表示する画像表示装置において、前記静
止画像を構成する前記配列に含まれる各表示シンボルを
示すコードデータを該表示シンボルの前記配列における
位置に対応するアドレスで読み出し可能な格納場所に格
納することにより、前記配列を記憶している第１記憶手
段と、第１記憶手段に記憶された前記配列に対する水平
方向および垂直方向のオフセット量を記憶する書き換え
自在のオフセット記憶手段と、第１記憶手段からコード
データを読み出すためのアドレスとして、水平方向およ
び垂直方向の前記オフセット量を加味しつつ前記静止画
像の表示のための走査に応じたアドレスを順次生成して
第１記憶手段に供給するアドレス生成手段と、前記画面
に表示され得る各表示シンボルを構成するドットの値か
ら成る画像データを記憶しており、第１記憶手段からコ
ードデータが読み出されると、該コードデータで示され
る表示シンボルの画像データのうち垂直方向の前記オフ
セット量に応じた垂直方向位置における水平方向の複数
ドットの画像データを同時に出力する第２記憶手段と、
第２記憶手段から同時に出力される複数ドットの画像デ
ータを並列入力し、並列入力した画像データを前記静止
画像の表示のための走査に応じて直列出力する並列／直
列変換手段と、並列／直列変換手段への前記複数ドット
の画像データの並列入力のタイミングを水平方向の前記
オフセット量に応じて変化させる入力タイミング制御手
段と、を備え、並列／直列変換手段から直列に出力され
る画像データにより前記静止画像を前記画面に表示する
構成としている。上記構成によれば、オフセット記憶手
段に記憶されるオフセット量を書き換えることにより、
前記画面における表示を水平方向および垂直方向にドッ
ト単位でスクロールさせることができる。

【００１０】本発明に係る第２の画像表示装置では、複
数ドットから成る表示シンボルを複数個並べた配列とし
て構成される静止画像をラスタ走査方式により画面に表
示する画像表示装置において、前記静止画像を構成する
前記配列に含まれる各表示シンボルを示すコードデータ
を該表示シンボルの前記配列における位置に対応するア
ドレスで読み出し可能な格納場所に格納することによ
り、前記配列を記憶している第１記憶手段と、第１記憶
手段に記憶された前記配列に対する水平方向および垂直
方向のオフセット量を記憶する書き換え自在のオフセッ
ト記憶手段と、第１記憶手段からコードデータを読み出
すためのアドレスとして、水平方向および垂直方向の前
記オフセット量を加味しつつ前記静止画像の表示のため
の走査に応じたアドレスを順次生成して第１記憶手段に
供給するアドレス生成手段と、前記画面に表示され得る
各表示シンボルを構成するドットの値から成る画像デー
タを記憶しており、第１記憶手段からコードデータが読
み出されると、該コードデータで示される表示シンボル
の画像データのうち垂直方向の前記オフセット量に応じ
た垂直方向位置における水平方向の複数ドットの画像デ
ータを同時に出力する第２記憶手段と、第２記憶手段か
ら同時に出力される複数ドットの画像データを取り込ん
で保持するラッチ手段と、ラッチ手段に保持されている
前記複数ドットの画像データを並列入力し、並列入力し
た画像データを前記静止画像の表示のための走査に応じ
て直列出力する並列／直列変換手段と、並列／直列変換
手段への前記複数ドットの画像データの並列入力のタイ
ミングを水平方向の前記オフセット量に応じて変化させ
る入力タイミング制御手段と、を備え、並列／直列変換
手段から直列に出力される画像データにより前記静止画
像を前記画面に表示する構成としている。上記構成にお
いても、オフセット記憶手段に記憶されるオフセット量
を書き換えることにより、前記画面における表示を水平
方向および垂直方向にドット単位でスクロールさせるこ
とができる。

【００１１】上記第１または第２の画像表示装置におい
て、画面上における前記静止画像の表示位置をシフトで
きるようにするには、前記画面上における前記静止画像
の水平方向および垂直方向の表示位置を記憶する書き換
え自在の表示位置記憶手段を備え、前記アドレス生成手
段は、前記第１記憶手段からコードデータを読み出すた
めのアドレスとして、水平方向および垂直方向の前記表
示位置および前記オフセット量を加味しつつ前記静止画
像の表示のための走査に応じたアドレスを順次生成して
第１記憶手段に供給し、前記第２記憶手段は、前記第１
記憶手段からコードデータが読み出されると、該コード
データで示される表示シンボルの画像データのうち垂直
方向の前記表示位置および前記オフセット量に応じた垂
直方向位置における水平方向の複数ドットの画像データ
を同時に出力し、前記入力タイミング制御手段は、前記
並列／直列変換手段の前記並列入力のタイミングを水平
方向の前記表示位置および前記オフセット量に応じて変
化させる、という構成にすればよい。

【００１２】また、上記第２の画像表示装置において、
表示内容の変更等のために外部のＣＰＵ等からも第１記
憶手段にアクセスできるようにするために、前記アドレ
ス生成手段が前記第１記憶手段にアドレスを供給する代
わりに、前記アドレス生成手段によって生成されるアド
レスと外部から供給されるアドレスのうちから選択した
アドレスを前記第１記憶手段に供給するアドレス選択手
段であって、選択すべきアドレスを、前記第２記憶手段
から同時に出力される複数ドットの画像データに対応す
る表示シンボルの水平方向の走査に要する各期間内で切
り替えるアドレス選択手段を備える構成とするの好まし
い。このような構成によれば、第１記憶手段に対し、画
像表示のためのアクセスと外部のＣＰＵ等からのアクセ
スとを時分割で交互に行うことができる。

【００１３】さらに、上記第２の画像表示装置におい
て、２画面の合成画面を表示する場合等、複数画面分の
画像データを用いて表示を行いたい場合には、前記アド
レス生成手段は、前記第１記憶手段からコードデータを
読み出すためのアドレスとして複数種類のアドレスを生
成し、前記第２記憶手段から同時に出力される複数ドッ
トの画像データに対応する表示シンボルの水平方向の走
査に要する各期間内で前記複数種類のアドレスを順次選
択して、選択したアドレスを前記第１記憶手段に供給
し、前記ラッチ手段は、前記第２記憶手段から同時に出
力される複数ドットの画像データを取り込んで保持する
ラッチ回路を、前記アドレス生成手段によって生成され
るアドレスの各種類に対応して複数個有し、各ラッチ回
路は、前記複数ドットの画像データを、該ラッチ回路に
対応するアドレスが前記第１記憶手段に供給されるタイ
ミングに応じて取り込み、前記並列／直列変換手段は、
前記アドレス生成手段によって生成されるアドレスの各
種類に対応する並列／直列変換回路を有し、各並列／直
列変換回路は、該直列／並列変換回路に対応するラッチ
回路に保持されている複数ドットの画像データを並列入
力して、並列入力した画像データを前記静止画像の表示
のための走査に応じて直列出力し、前記入力タイミング
制御手段は、各並列／直列変換回路への前記複数ドット
のデータの並列入力のタイミングを水平方向の前記オフ
セット量に応じて変化させ、各並列／直列変換回路から
直列出力される各画像データを用いて前記画面に表示を
行う構成とすればよい。

【００１４】

【発明の効果】本発明によれば、水平方向のドット単位
のスクロールのためのオフセット量に応じたタイミング
で並列／直列変換手段（例えばシフトレジスタ）に画像
データが並列入力されるため、従来とは異なり、ドット
単位の水平方向スクロールのためのマルチプレクサ等の
回路をシフトレジスタの出力側に設ける必要はない。こ
のため、並列／直列変換手段（シフトレジスタ）の出力
から表示データの出力まで（表示画像に直接対応するデ
ータの出力まで）の遅延が小さくなり、必要な回路量も
抑えられる。したがって、後段にカラー化のためのカラ
ールックアップテーブル等を設ける際のタイミング上の
マージンが大きくなり、また、表示のカラー化や多階調
化、高精細化に伴う回路規模の増大を抑えることができ
る。

【００１５】さらに本発明によれば、上記第１または第
２の画像表示装置において、前記画面上における前記静
止画像の水平方向および垂直方向の表示位置を記憶する
書き換え自在の表示位置記憶手段を備え、オフセット量
に加えて表示位置記憶手段に記憶されたデータをも考慮
して、第１記憶手段のアドレスの生成や、第２記憶手段
からの画像データの出力、並列／直列変換手段の並列入
力のタイミングの決定を行うことにより、水平方向およ
び垂直方向の表示位置のシフト量を反映させたタイミン
グで表示データを出力することができる。したがって、
表示画面のドット単位でのシフトも容易に実現できる。

【００１６】さらにまた、本発明によれば、上記第２の
画像表示装置のようにラッチ手段を設けた構成の場合に
は、第１記憶手段からコードデータが読み出されると、
そのコードデータに対応する画像データが第２記憶手段
から読み出されるが、この画像データは一旦ラッチ手段
に保持される。このため、第１記憶手段の内容の書き換
え等のために外部のＣＰＵと本画像表示装置の表示コン
トローラ部とが交互に第１記憶手段にアクセスする場合
等（第１記憶手段に対し２箇所以上から交互にアクセス
される場合）において、アクセス期間の切替をスクロー
ルのためのオフセット量と独立に行えるようになる。そ
の結果、第１記憶手段に対する交互アクセスの制御が容
易となる。また、上記第２の画像表示装置のようなラッ
チ手段を有する構成によれば、複数画面分の画像データ
を時分割的に読み出す場合にも、アクセス期間の切替の
制御が容易となる。

【００１７】

【発明の実施の形態】以下、添付の図面を参照しつつ本
発明の各種実施形態について説明する。以下に述べるい
ずれの実施形態も、画面に所定サイズのキャラクタを複
数表示するキャラクタ表示装置、すなわちキャラクタの
配列としての静止画像をラスタ走査方式により画面に表
示する表示装置であり、表示装置の画面のうち静止画像
が実際に表示される領域（表示画面）の位置を水平方向
および垂直方向それぞれにドット単位で変える機能を有
するとともに、表示画面に表示された画像全体を水平方
向および垂直方向それぞれにドット単位でスクロールさ
せる機能を有している。

【００１８】＜１. 実施形態１＞まず、本発明の一実
施形態（以下「実施形態１」という）であるキャラクタ
表示装置について説明する。このキャラクタ表示装置
は、図２に示すように、水平方向２５６ドット、垂直方
向２５６ドットで構成される表示画面（水平走査線２５
６本分に相当する画面）上に、８ドット×８ドットで構
成される表示シンボルとしてのキャラクタをラスタ走査
方式により複数表示する。

【００１９】＜１.１ 実施形態１の構成＞図１は、本
実施形態のキャラクタ表示装置の要部の回路構成を示す
ブロック回路図である。このキャラクタ表示装置は、水
平カウンタ１４、水平表示位置レジスタ１２、水平オフ
セットレジスタ１０、垂直カウンタ２０、垂直表示位置
レジスタ１８、垂直オフセットレジスタ１６、第１水平
加算器２２、第２水平加算器２６、第１垂直加算器２
４、第２垂直加算器２８、テーブルメモリ３４、画像メ
モリ３６、シフトレジスタ３８、ＡＮＤゲート４０、ロ
ードタイミング生成回路３２、および表示タイミング生
成回路３０を備え、ドットクロックＣＬＫに基づいて動
作して表示データ信号Ｄdispを出力し、この表示データ
信号Ｄdispにより表示画面上に複数のキャラクタから成
る静止画像を表示する（図２参照）。なお、ここでドッ
トクロックＣＬＫとは、画面への表示のためのドットと
１対１に対応するパルスを有するクロックをいい（した
がってドットクロックＣＬＫの周期は１ドット分の表示
期間に対応する）、図示しない所定の発振回路により生
成される。

【００２０】上記構成において、水平カウンタ１４は、
ドットクロックＣＬＫをカウントし、水平帰線期間を含
む１水平期間における位置に対応するカウント値すなわ
ち表示装置の画面における水平方向の位置を示すカウン
ト値（以下「水平計数値」という）Ｈを出力する。また
水平カウンタ１４は、そのカウントが１周する毎に１個
のパルスを生成する。垂直カウンタ２０は、このパルス
をカウントし、垂直帰線期間を含む１画面表示期間（１
フレーム）における１水平期間を単位とする位置に対応
するカウント値、すなわち表示装置の画面における垂直
方向の位置を示すカウント値（以下「垂直計数値」とい
う）Ｖを出力する。

【００２１】水平表示位置レジスタ１２は、表示装置の
画面における表示画面の水平方向の位置を指定するデー
タ（以下「水平表示位置データ」という）ＨＰを保持
し、垂直表示位置レジスタ１８は、表示装置の画面にお
ける表示画面の垂直方向の位置を指定するデータ（以下
「垂直表示位置データ」という）ＶＰを保持する。水平
表示位置データＨＰおよび垂直表示位置データＶＰは、
本表示装置に接続されるＣＰＵ（中央処理装置）によ
り、それぞれのレジスタ１２、１８に設定される。

【００２２】本実施形態では、図５に示すように、上記
水平表示位置レジスタ１２および垂直表示位置レジスタ
１８は、それぞれ、ビット０〜４の５ビットから成るレ
ジスタであり、ビット４を符号ビットとして９ビットに
符号拡張されて出力される。これらのレジスタ１２、１
８に保持される水平表示位置データＨＰおよび垂直位置
データＶＰと表示画面のシフト量との関係を、図６に示
す。図７は、表示画面のシフト方向を示す図である。図
７（ａ）に示すように、水平表示位置データＨＰが正の
値の場合は左方向にシフトされ、負の値の場合は右方向
にシフトされる。また、垂直表示位置データＶＰが正の
値の場合は上方向にシフトされ、負の値の場合は下方向
にシフトされる。したがって、水平表示位置データＨＰ
が正の値であって垂直表示位置データＶＰが負の値の場
合は、図７（ｂ）に示すように表示画面がシフトされ
る。

【００２３】水平オフセットレジスタ１０は、表示画面
におけるキャラクタの表示の水平方向のスクロール量を
指定するデータ（以下「水平オフセットデータ」とい
う）ＨＯを保持し、垂直オフセットレジスタ１６は、表
示画面におけるキャラクタの表示の垂直方向のスクロー
ル量を指定するデータ（以下「垂直オフセットデータ」
という）ＶＯを保持する。本実施形態では、図８に示す
ように、これらのオフセットレジスタ１０、１６は、い
ずれも、符号付きの９ビットデータを保持するレジスタ
である。

【００２４】第１水平加算器２２は、水平計数値Ｈと水
平表示位置データＨＰとを加算してその加算値を第１水
平加算値ＳＨ１（９ビットデータ）として出力し、第２
水平加算器２６は、第１水平加算値ＳＨ１と水平オフセ
ットデータＨＯとを加算してその加算値を第２水平加算
値ＳＨ２（９ビットデータ）として出力する。また、第
１垂直加算器２４は、垂直計数値Ｖと垂直表示位置デー
タＶＰとを加算してその加算値を第１垂直加算値ＳＶ１
として出力し、第２垂直加算器２６は、第１垂直加算値
ＳＶ１と垂直オフセットデータＶＯとを加算してその加
算値を第２垂直加算値ＳＶ２として出力する。

【００２５】表示タイミング生成回路３０は、水平計数
値Ｈおよび垂直計数値Ｖより水平同期信号Ｈsyncおよび
垂直同期信号Ｖsyncを生成するとともに、第１水平加算
値ＳＨ１および第１垂直加算値ＳＶ１より表示期間を示
す信号（以下「表示期間信号」という）ＤＩＳＰを生成
する。ここで、表示期間信号ＤＩＳＰは、表示画面が表
示される期間（図７において表示画面内を走査している
期間）で「Ｈ」レベル（Ｈｉｇｈレベル）となってそれ
以外の期間で「Ｌ」レベル（Ｌｏｗレベル）となる信号
である。

【００２６】テーブルメモリ３４は、表示画面の各キャ
ラクタ位置にどの種類のキャラクタを表示するかを指定
するためのメモリ、すなわち表示画面におけるキャラク
タの配列を指定するためのメモリである。テーブルメモ
リ３４には、ＣＰＵ（図示せず）等により、各キャラク
タの表示位置に対応するアドレスを用いて各キャラクタ
のコードが書き込まれている。各キャラクタは１バイト
のコードで表され、テーブルメモリ３４は、図３に示す
ように、表示画面に対するメモリ容量１０２４バイト
（２５６ドット×２５６ドット＝３２キャラクタ×３２
キャラクタ）に対し、水平方向および垂直方向にそれぞ
れ２倍のメモリ容量４０９６バイト（６４キャラクタ×
６４キャラクタ）を持っている。このようなテーブルメ
モリから画面に表示すべきキャラクタのコードを読み出
すためのアドレスとしては、図１に示すように、ともに
９ビットデータである第２水平加算値ＳＨ２および第２
垂直加算値ＶＨのそれぞれの上位６ビットから成る１２
ビットのアドレスＡが使用される。

【００２７】画像メモリ３６は、図３に示すように、画
面に表示され得る各種類のキャラクターの画像データを
記憶している。すなわち、図形としてのキャラクタを示
す８ドット×８ドットの画像データをキャラクタの各種
類について記憶している。この画像データは、１１ビッ
トのアドレスＡＩを画像メモリ３６に供給することによ
り読み出すことができる。このとき、１１ビットのアド
レスＡＩのうちの上位８ビットＡＩ［１０：３］で画面
に表示され得る各種類のキャラクタのうちの一つが指定
され、指定されたキャラクタの画像データ（８ドット×
８ドットのデータ）のうちの垂直方向（上下方向）の位
置が１１ビットのアドレスのうちの下位３ビットで指定
される。本実施形態では、図１に示すように、この１１
ビットのアドレスＡＩのうち、上位８ビット（以下「上
位アドレス」という）ＡＩ［１０：３］としてテーブル
メモリ３４から読み出されるコードが使用され、下位３
ビット（以下「下位アドレス」という）ＡＩ［２：０］
として第２垂直加算値の下位３ビットＳＶ２［２：０］
が使用される。これにより、テーブルメモリ３４から出
力されるコードで示されるキャラクタの画像データのう
ち第２垂直加算値の下位３ビットＳＶ２［２：０］で指
定される垂直方向の位置における水平方向の８ドット
（８ビット）の画像データ（以下「水平キャラクタ画像
データ」という）Ｄhが、画像メモリ３６から同時に読
み出される。

【００２８】ロードタイミング生成回路３２は、シフト
レジスタ３８で使用されるロード信号ＬＤを、第２水平
加算値の下位３ビットＳＨ２［２：０］に基づいて生成
する。具体的には、第２水平加算値の下位３ビットＳＨ
２［２：０］が「７」のとき「Ｈ」レベルとなり、ＳＨ
２［２：０］が「７」以外のとき「Ｌ」レベルとなる信
号をロード信号ＬＤとして生成する。

【００２９】シフトレジスタ３８は、上記ロード信号Ｌ
Ｄにより、画像メモリ３６から読み出される８ビットの
水平キャラクタ画像データＤhをロードする（並列に入
力する）とともに、ロードされたデータＤhをドットク
ロックにより１ドットずつ順次出力する。すなわち、シ
フトレジスタ３８は、８ビットのパラレルデータである
水平キャラクタ画像データＤhをシリアルデータに変換
する並列／直列変換手段として機能する。なお、このシ
フトレジスタ３８は、ロード信号ＬＤが「Ｈ」レベルの
ときに８ビットの水平キャラクタ画像データＤhを取り
込み、取り込んだ８ビットのデータＤhをロード信号が
「Ｌ」レベル（Ｌｏｗレベル）のときに１ビットずつ順
次出力していく（以下、１ビットずつ出力される画像デ
ータの信号を「シリアル画像信号」といい、符号「Ｄh
s」で示すものとする）。

【００３０】シフトレジスタ４０から出力されるシリア
ル画像信号Ｄhsは、ＡＮＤゲート４０に入力される。Ａ
ＮＤゲート４０には、タイミング生成回路３０で生成さ
れた表示期間信号ＤＩＳＰも入力される。そして、シリ
アル画像信号Ｄhsの信号と表示期間信号ＤＩＳＰとの論
理積の信号が、表示データ信号ＤdispとしてＡＮＤゲー
ト４０から出力される。この表示データ信号Ｄdisp用い
て、タイミング生成回路３０で生成された水平同期信号
Ｈsyncおよび垂直同期信号Ｖsyncに基づくラスタ走査を
行うことにより、本表示装置の画面にキャラクタが表示
される。

【００３１】＜１.２ 実施形態１の動作＞次に、上記
のように構成される本実施形態のキャラクタ表示装置の
動作につき、図９〜図１１に示すタイミングチャートを
参照しつつ説明する。以下の説明では、水平カウンタ１
４は、水平表示位置データＨＰが「０」のときにおい
て、図２に示すように、表示画面における水平方向の１
ドット目が表示されるとき水平計数値Ｈとして「００８
ｈ」（後尾の「ｈ」は１６進数表示であることを示すも
のとする）を出力し、表示画面における水平方向の２５
６ドット目が表示されるとき「１０７ｈ」を出力するよ
うに動作するものとする。また、垂直カウンタ２０は、
垂直表示位置データが「０」のときにおいて、図２に示
すように、表示画面における垂直方向の１ドット目に位
置する水平のラインが表示されるとき垂直計数値Ｖとし
て「０００ｈ」を出力し、表示画面における垂直方向の
２５６ドット目に位置する水平のラインが表示されると
き「０ＦＦｈ」を出力するように動作するものとする。
したがって、表示期間信号ＤＩＳＰは、水平カウンタ１
４から出力される水平計数値Ｈが「００８ｈ〜１０７
ｈ」の間で、かつ、垂直カウンタ２０から出力される垂
直計数値Ｖが「０００ｈ〜０ＦＦｈ」の間のときに、
「Ｈ」レベルとなり、それ以外のときに「Ｌ」レベルと
なる。

【００３２】また以下の説明において、図３に示すよう
にテーブルメモリ３４には、アドレス「００ｈ」から順
にキャラクタのコード「４１ｈ」、「４２ｈ」、「４３
ｈ」、「４４ｈ」、・・・が格納されているものとし、
図４に示すように画像メモリ３６には、これらのコード
に対応する画像データとして、それぞれアルファベット
「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、・・・を示す８ドッ
ト×８ドット画像データが格納されているものとする。

【００３３】なお以下では、垂直計数値Ｖを「０００
ｈ」、垂直オフセットデータＶＯを「０００ｈ」、垂直
表示位置データＶＰを「０」として、水平方向表示位置
のシフトや水平方向スクロールを行う場合の本実施形態
の動作を説明する。垂直計数値Ｖ、垂直オフセットデー
タＶＯ、および垂直表示位置データＨＰが他の値をとる
場合の動作については、図１に示した本表示装置におけ
る要部の回路構成、図２に示した表示画面、図３および
図４に示したメモリの内容、並びに図５〜図７に示した
表示画面のシフトなどから明らかであるので、その説明
を省略する。

【００３４】＜１.２.１ 実施形態１の動作例１＞水平
オフセットデータＨＯが「０００ｈ」、水平表示位置デ
ータＨＰが「０」の場合の動作を、図９に示すタイミン
グチャートを参照しつつ説明する。図９に示すように、
第１水平加算値ＳＨ１および第２水平加算値ＳＨ２は共
に水平計数値Ｈと等しくなり、ドットクロックＣＬＫの
パルスの水平カウンタ１４への入力に伴って変化する第
２水平加算値の上位６ビットＳＨ２［８：３］により、
テーブルメモリ３４へのアドレスＡは、図９（ｆ）に示
すタイミングで「０００ｈ」から順に増加していく。こ
れに応じてテーブルメモリ３４からそれぞれコード「４
１ｈ」、「４２ｈ」、「４３ｈ」、「４４ｈ」、・・・
が順に出力され、これらのコードは画像メモリ３６にそ
の上位アドレスＡＩ［１０：３］として入力される。上
述のように垂直計数値Ｖを「０００ｈ」、垂直オフセッ
トデータＶＯを「０００ｈ」、垂直表示位置データＨＰ
を「０」としているため、この間、画像メモリ３６の下
位アドレスＡＩ［２：０］は、「０ｈ」である。したが
って、テーブルメモリ３４から出力される上記コードに
対応するアルファベット「Ａ」、「Ｂ」、「Ｃ」、
「Ｄ」、・・・の１ライン目の８ドットの画像データで
ある水平キャラクタ画像データＤhが順に画像メモリ３
６から出力される。一方、シフトレジスタ３８に供給さ
れるロード信号ＬＤは、第２水平加算値の下位３ビット
ＳＨ２［２：０］が「７」のとき「Ｈ」レベルとなり
（図９（ｅ））、この「Ｈ」レベルの期間において、ア
ルファベット「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、・・・
の１ライン目の水平キャラクタ画像データＤhが順次シ
フトレジスタ３８に取り込まれ、取り込まれたそれぞれ
の水平キャラクタ画像データＤhが、ドットクロックＣ
ＬＫに同期して１ビットずつ順次出力されていく（図９
（ｈ））。

【００３５】例えば、第２水平加算値ＳＨ２が「０００
ｈ〜０００７ｈ」である期間には、テーブルメモリ３４
における「０００ｈ」番地に格納されたコード「４１
ｈ」が読み出され（図９（ｆ））、これに対応するアル
ファベット「Ａ」の１ライン目の水平キャラクタ画像デ
ータＤhが画像メモリ３６から出力される。そして、第
２水平加算値ＳＨ２が「０００７ｈ」のときに、「Ａ」
の１ライン目の水平キャラクタ画像データＤhがシフト
レジスタ３８が取り込まれ（図９（ｅ））、第２水平加
算値ＳＨ２が「０００８ｈ〜００Ｆｈ」である期間に、
「Ａ」の１ライン目の水平キャラクタ画像データＤhの
各ビットＡ０、Ａ１、Ａ２、・・・、Ａ７が１ビットず
つ順にシフトレジスタ３８からシリアル画像信号Ｄhsと
して出力される（図９（ｈ））。

【００３６】上記のようにしてシフトレジスタ３８から
出力されるシリアル画像信号Ｄhsは、ＡＮＤゲート４０
に入力され、そのシリアル画像信号Ｄhsと表示期間信号
ＤＩＳＰとの論理積の信号として表示データ信号Ｄdisp
が生成される。既述のように表示期間信号ＤＩＳＰは、
水平表示位置データＨＰおよび垂直表示位置データＶＰ
が「０」のときは、水平計数値Ｈが「００８ｈ〜１０７
ｈ」の間でかつ垂直計数値Ｖが「０００ｈ〜０ＦＦｈ」
の間のときに「Ｈ」レベルとなる。したがって、表示デ
ータ信号Ｄdispは図９（ｉ）に示すようになる。

【００３７】＜１.２.２ 実施形態１の動作例２＞次
に、水平オフセットデータＨＯが「０００ｈ」、水平表
示位置データＨＰが「＋３」の場合の動作を、図１０に
示すタイミングチャートを参照しつつ説明する。図１０
に示すように、第１水平加算値ＳＨ１および第２水平加
算値ＳＨ２が共に水平計数値Ｈに３を加算した値「Ｈ＋
３」となり、第２水平加算値の上位６ビットＳＨ２
［８：３］により、テーブルメモリ３４へのアドレスＡ
は、図１０（ｆ）に示すタイミングで順に増加してい
く。これにより、図９に示した動作例１に比べ、表示す
べきキャラクタのコードがテーブルメモリ３４から３ド
ット分早く読み出され（図１０（ｆ））、そのコードに
対応する水平キャラクタ画像データＤhも画像メモリ３
６から３ドット分早く読み出される。また、シフトレジ
スタ３８のロード信号ＬＤも、第２水平加算値の下位３
ビットＳＨ２［２：０］より、動作例１の場合よりも３
ドット分進んだ信号として生成され（図１０（ｅ））、
その結果、水平キャラクタ画像データＤhが３ドット分
早くシフトレジスタ３８に取り込まれ、シフトレジスタ
３８からのシリアル画像信号Ｄhsの出力も３ドット分早
くなる（図１０（ｈ））。さらに表示期間信号ＤＩＳＰ
は、既述のように第１水平加算値ＳＨ１と第１垂直加算
値ＳＶ１より生成される信号であって、第１水平加算値
ＳＨ１が「００８ｈ〜１０７ｈ」（かつ第１垂直加算値
ＳＶ１が「０００ｈ〜０ＦＦｈ」）である期間において
「Ｈ」レベルとなる。よって、本動作例では、表示デー
タ信号Ｄdispが図１０（ｉ）に示すようになる。これ
は、図９に示した動作例１の場合よりも、表示が３ドッ
ト分早く始まり（図１０（ｉ））、表示画面が左方向へ
３ドット分シフトすることを示すものである（図７参
照）。

【００３８】＜１.２.３ 実施形態１の動作例３＞次
に、水平オフセットデータＨＯが「００３ｈ」、水平表
示位置データＨＰが「＋３」の場合の動作を、図１１に
示すタイミングチャートを参照しつつ説明する。図１１
に示すように、第１水平加算値ＳＨ１は、水平計数値Ｈ
に３を加算した値「Ｈ＋３」となり、第２水平加算値Ｓ
Ｈ２は、第１水平加算値ＳＨ１に３を加算した値「ＳＨ
１＋３」となり、第２水平加算値の上位６ビットＳＨ２
［８：３］により、テーブルメモリ３４へのアドレスＡ
は、図１１（ｆ）に示すタイミングで順に増加してい
く。これに応じてテーブルメモリ３４からそれぞれコー
ド「４１ｈ」、「４２ｈ」、「４３ｈ」、「４４ｈ」、
・・・が順に出力され、これらのコードに対応するアル
ファベット「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、・・・の
１ライン目の水平キャラクタ画像データＤh（８ビット
データ）が順に画像メモリ３６から出力される。このと
き本動作例では、上記のように第２水平加算値ＳＨ２が
水平オフセットデータＨＯの値「３」だけ大きいため、
図１０に示した動作例２に比べ、表示すべきキャラクタ
のコードがテーブルメモリ３４から３ドット分早く読み
出され、そのコードに対応する水平キャラクタ画像デー
タＤhも画像メモリ３６から３ドット分早く読み出され
る（図１１（ｈ））。また、第２水平加算値の下位３ビ
ットＳＨ２［２：０］が「７」となるタイミングも、前
記動作例２の場合に比べ３ドット分早くなるため、ロー
ド信号ＬＤも３ドット分早く「Ｈ」レベルとなる（図１
１（ｅ））。その結果、水平キャラクタ画像データＤh
が３ドット分早くシフトレジスタ３８に取り込まれ、シ
フトレジスタ３８からのシリアル画像信号Ｄhsの出力も
３ドット分早くなる（図１１（ｈ））。しかし、表示期
間信号ＤＩＳＰが「Ｈ」レベルとなる期間は、水平オフ
セットデータＨＯの値に関係なく常に第１水平加算値Ｓ
Ｈ１が「００８ｈ」となる時点から始まるため（図１１
（ｇ））、表示データ信号Ｄdispは図１１（ｉ）に示す
ようになり、アルファベット「Ａ」の１ライン目のドッ
トのうちの４ドット目（水平キャラクタ画像データＤhs
の４ビット目のデータ「Ａ３」）から表示が開始され
る。このようにして本動作例では、表示全体が３ドット
だけ左方向にスクロールされることになる。

【００３９】以上の動作例からわかるように本実施形態
によれば、水平オフセットレジスタ１０に設定される水
平オフセットデータの下位３ビットに応じた値を有する
第２水平加算値の下位３ビットＳＨ２［２：０］に基づ
いてシフトレジスタ３８へのロードのタイミングが決定
され、これにより、表示をドット単位で水平方向にスク
ロールさせることが可能となる。

【００４０】＜１.３ テーブルメモリの書き換えのた
めの構成＞ところで、表示内容の変更（表示の書き換
え）は、本表示装置に接続されたＣＰＵがテーブルメモ
リ３４にアクセスしてそこに記憶されているコードのデ
ータを書き換えることにより行われる。図１に示したブ
ロック回路図では省略されているが、実際には図１２に
示すように、ＣＰＵから供給されるアドレスＡcpuと図
１の回路において生成されるアドレスＡとの２種類のア
ドレスのうち一方を選択信号ＳＥＬに基づいて選択する
セレクタ５０が設けられており、セレクタ５０により選
択されたアドレスがテーブルメモリ３４に供給される。
また、ＣＰＵから供給されるアドレスを選択してテーブ
ルメモリ３４のデータを書き換えるときに使用するデー
タ線として、ＣＰＵとテーブルメモリ３４との間には書
き込み用のデータ線が設けられている。

【００４１】上記ＣＰＵによる表示の書き換えの速度を
向上させるために、テーブルメモリ３４へのアクセスを
ＣＰＵと表示コントローラが交互に行うサイクルスチー
ル方式が採用される場合が多い。本実施形態では、例え
ば、第２水平加算値の下位３ビットＳＨ２［２：０］が
「０〜３」のときにＣＰＵがアクセスを行い、ＳＨ２
［２：０］が「４〜７」のときに図１に示した回路にお
ける表示コントローラに相当する部分（以下「表示コン
トローラ部」という）がアクセスを行うようにすること
により、上記のようなサイクルスチールを実現すること
ができる。具体的には、図１２に示したセレクタ５０の
選択信号として、第２水平加算値の３番目のビットＳＨ
２［２］を示す信号を使用し、ＳＨ２［２］が「０」の
ときにＣＰＵの供給するアドレスＡcpuを選択し、ＳＨ
２［２］が「１」のときに表示コントローラ部の供給す
るアドレスＡを選択するようにすればよい。

【００４２】＜２. 実施形態２＞上記実施形態１で
は、シフトレジスタ３８のロードタイミングが水平オフ
セットデータＨＯによって変化するため（図１１）、テ
ーブルメモリ３４へのアクセスをＣＰＵと表示コントロ
ーラ部が交互に行うサイクルスチール方式を採用する場
合、ＣＰＵによるアクセス期間と表示コントローラ部に
よるアクセス期間との切替タイミングを水平オフセット
データＨＯ（スクロール量）によって変えなければなら
ず、その結果、ＣＰＵがウェイトサイクルを挿入しなけ
ればならないことがある。そこで、本発明の第２の実施
形態（以下「実施形態２」という）として、ラッチの追
加により、これらのアクセス期間の切替タイミングがス
クロール量によって変化しないようにしたキャラクタ表
示装置について説明する。なお、このキャラクタ表示装
置も、上記実施形態１と同様、水平方向２５６ドット、
垂直方向２５６ドットで構成される表示画面上に、８ド
ット×８ドットで構成される表示シンボルとしてのキャ
ラクタをラスタ走査方式により複数表示する。

【００４３】＜２.１ 実施形態２の構成＞図１３は、
本実施形態のキャラクタ表示装置の要部の回路構成を示
すブロック回路図である。図１３に示す本実施形態の要
部の回路構成のうち、図１に示した上記実施形態１の要
部の回路構成と同一の部分については同一の符号を付し
て説明を省略する。以下、上記実施形態１の構成との相
違点を中心に本実施形態の構成について説明する。

【００４４】本実施形態では、図１３に示すように、画
像メモリ３６とシフトレジスタ３８との間にラッチ１０
６が設けられていると共に、ラッチ１０６におけるラッ
チタイミングを制御するゲート信号Ｇを生成するラッチ
タイミング生成回路１０４が設けられている。ラッチ１
０６は、画像メモリ３６から読み出される水平キャラク
タ画像データＤhをゲート信号Ｇが「Ｈ」レベルのとき
に取り込んでゲート信号Ｇの立ち下がりで保持し、ゲー
ト信号Ｇが「Ｌ」レベルの期間はその保持状態が継続
し、保持されている値がシフトレジスタ３８に入力され
る。なおゲート信号Ｇが「Ｈ」レベルの期間は、ラッチ
１０６に入力されている水平キャラクタ画像データＤh
がラッチ１０６からそのまま出力される（すなわち、こ
こで使用されているラッチ１０６はいわゆる「スルーラ
ッチ」である）。ラッチタイミング生成回路１０４は、
ラッチ１０６で使用されるゲート信号Ｇを第１水平加算
値の下位３ビットＳＨ１［２：０］より生成する。具体
的には、第１水平加算値の下位３ビットＳＨ１［２：
０］が「１１１」（２進数）のとき「Ｈ」レベルとなっ
てそれ以外のとき「Ｌ」レベルとなる信号をゲート信号
Ｇとして生成する。

【００４５】本実施形態のロードタイミング生成回路１
３２は、上記実施形態１と異なり、第１水平加算値の下
位３ビットＳＨ１［２：０］および水平オフセットデー
タの下位３ビットＨＯ［２：０］を入力とし、ＳＨ１
［２：０］の各ビットとＨＯ［２：０］の各ビットの反
転値とがそれぞれ等しいとき、つまり、ＳＨ１［２］＝
〜ＨＯ［２］かつＳＨ１［１］＝〜ＨＯ［１］かつＳＨ
１［０］＝〜ＨＯ［０］のときに「Ｈ」レベルとなり、
それ以外のときに「Ｌ」レベルとなる信号をロード信号
ＬＤとして生成する。ただし、ここでの「〜」は論理否
定を示す演算子である。

【００４６】また本実施形態では、水平オフセットの下
位３ビットＨＯ［２：０］を入力し、キャリー信号Ｃを
生成するキャリー生成回路１０２を備えており、ＨＯ
［２：０］が「０」のときＣ＝「０」となり、それ以外
のときＣ＝「１」となる。

【００４７】さらに本実施形態における第２水平加算器
１２６は、上記実施形態１の第２水平加算器２６と異な
り、第１水平加算値の上位６ビットＳＨ１［８：３］と
水平オフセットデータの上位６ビットＨＯ［８：３］と
を上記キャリー信号Ｃを用いて加算し、その加算値を６
ビットから成る第２水平加算値ＳＨ２として出力する。
そして、テーブルメモリ３４に供給されるアドレスとし
ては、第２水平加算器１２６から出力される６ビットの
第２水平加算値ＳＨ２と第２垂直加算器２８から出力さ
れる第２垂直加算値の上位６ビットＳＶ２［８：３］と
から成る１２ビットのアドレスＡが使用される。ここ
で、第２水平加算値ＳＨ２がアドレスＡの下位６ビッ
ト、第２垂直加算値の上位６ビットＳＶ２［８：３］が
アドレスＡの上位６ビットとなる。

【００４８】＜２.２ 実施形態２の動作＞次に、上記
のように構成される本実施形態のキャラクタ表示装置の
動作につき、図１３および図１４に示すタイミングチャ
ートを参照しつつ説明する。以下の説明では、水平カウ
ンタ１４、垂直カウンタ２０および表示期間信号ＤＩＳ
Ｐの動作や、テーブルメモリ３４および画像メモリ３６
の記憶内容は、上記実施形態１の場合と同様である。ま
た、垂直計数値Ｖを「０００ｈ」、垂直オフセットデー
タＶＯを「０００ｈ」、垂直表示位置データＶＰを
「０」として説明することも同様である。

【００４９】＜２.２.１ 実施形態２の動作例１＞水平
オフセットデータＨＯが「０００ｈ」、水平表示位置デ
ータＨＰが「０」の場合の動作を、図１４に示すタイミ
ングチャートを参照しつつ説明する。この場合、キャリ
ー信号Ｃは「０」であって、第２水平加算値ＳＨ２は、
図１４（ｄ）に示すようになり、この第２水平加算値Ｓ
Ｈ２がテーブルメモリ３４へのアドレスＡとして、アド
レス「０００ｈ」から順に増加していく。これに応じて
テーブルメモリ３４からそれぞれコード「４１ｈ」、
「４２ｈ」、「４３ｈ」、「４４ｈ」、・・・が順に出
力され、これらのコードに対応するアルファベット
「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、・・・の１ライン目
の水平キャラクタ画像データＤh（８ビットデータ）が
順に画像メモリ３６から出力される。

【００５０】画像メモリ３６から出力される水平キャラ
クタ画像データＤhは、ラッチ１０６に入力される。こ
こで、ラッチ１０６は、ゲート信号Ｇにより入力データ
をラッチするスルーラッチであり、ゲート信号Ｇは、第
１水平加算値の下位３ビットＳＨ１［２：０］が「７」
のとき「Ｈ」レベルとなる（図１４（ｅ））。また、シ
フトレジスタ３８のロード信号ＬＤは、ＳＨ１［２］＝
〜ＨＯ［２］かつＳＨ１［１］＝〜ＨＯ［１］かつＳＨ
１［０］＝〜ＨＯ［０］のときに「Ｈ」レベルとなり
（ここでの「〜」は論理否定を示す演算子）、本動作例
ではＨＯ［２：０］＝「０」であるため図１４（ｆ）に
示すようになる。したがって、アルファベット「Ａ」、
「Ｂ」、「Ｃ」、「Ｄ」、・・・の１ライン目の水平キ
ャラクタ画像データが、第１水平加算値ＳＨ１が「７」
となる時点以降において順次シフトレジスタに取り込ま
れ、第１水平加算値ＳＨ１が「８」となる時点以降にお
いて、取り込まれたそれぞれの水平キャラクタ画像デー
タＤhが、ドットクロックＣＬＫに同期して１ビットず
つ順次出力されていく（図１４（ｈ））。よって、表示
データ信号Ｄdispは図１４（ｉ）に示すようになる。

【００５１】＜２.２.２ 実施形態２の動作例２＞次
に、水平オフセットデータＨＯが「００３ｈ」、水平表
示位置データＨＰが「＋３」の場合の動作を、図１５に
示すタイミングチャートを参照しつつ説明する。この場
合、表示期間信号ＤＩＳＰが「Ｈ」レベル（アクティ
ブ）となるタイミングは、前記実施形態１の動作例２の
場合（図１０）と同様、上記動作例１の場合（図１４）
に比べ、３ドット分早く始まり（図１５（ｇ））、これ
により表示画面が左方向へ３ドット分シフトする。ま
た、第２水平加算値ＳＨ２は、第１水平加算値の上位６
ビットＳＨ１［８：３］に水平オフセットデータの上位
６ビットＨＯ［８：３］を加算した値であるが、この場
合、水平オフセットレジスタの上位６ビットＨＯ［８：
３］は「００ｈ」であり、キャリー信号Ｃは「１」であ
る。このため、第２水平加算値ＳＨ２により、テーブル
メモリ３４へのアドレスＡが、動作例１の場合に比べ、
第１水平加算値ＳＨ１に対して８ドット分早く「０００
ｈ」となる（図１５（ｄ））（水平オフセットデータの
下位３ビットＨＯ［２：０］が「０」以外のとき即ち
「１〜７」のとき、アドレスＡが８ドット分早く「００
０ｈ」となる）。このようにキャリー信号Ｃによりアド
レスＡの生成を調整しているのは、ラッチ１０６として
スルーラッチを使用した場合、このようなキャリー信号
ＣによるアドレスＡの調整がなければ、ＨＯ［２：０］
が「０」か否かによってシフトレジスタ３８へのロード
の対象となるキャラクタがずれるからである。

【００５２】上記のようなタイミングで変化するアドレ
スＡに応じて、テーブルメモリ３４からそれぞれコード
「４１ｈ」、「４２ｈ」、「４３ｈ」、「４４ｈ」、・
・・が順に出力され、これらのコードに対応するアルフ
ァベット「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、・・・の１
ライン目の水平キャラクタ画像データＤh（８ビットデ
ータ）が順に画像メモリ３６から出力される。そして、
画像メモリ３６から出力される水平キャラクタ画像デー
タＤhは、一旦ラッチ１０６により保持され、その後シ
フトレジスタ３８にロードされる。ここでシフトレジス
タ３８のロード信号ＬＤは、ＳＨ１［２］＝〜ＨＯ
［２］かつＳＨ１［１］＝〜ＨＯ［１］かつＳＨ１
［０］＝〜ＨＯ［０］のときに「Ｈ」レベルとなる信号
であり（ここでの「〜」は論理否定を示す演算子）（Ｓ
Ｈ１［２：０］＋ＨＯ［２：０］が「７」のときに
「Ｈ」レベルとなる信号と考えてもよい）、本動作例で
はＨＯ［２：０］＝「３」であるため、水平オフセット
データＨＯが「０」である動作例１の場合に比べ、アル
ファベット「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、・・・の
１ライン目の水平キャラクタ画像データＤhが３ドット
分早くシフトレジスタ３８に順次取り込まれる（図１５
（ｆ））。したがって、シフトレジスタ３８からのシリ
アル画像信号Ｄhsの出力も３ドット分早くなる（図１５
（ｈ））。しかし、表示期間信号ＤＩＳＰが「Ｈ」レベ
ルとなる期間は、水平オフセットデータＨＯの値に関係
なく第１水平加算値ＳＨ１が「００８ｈ」となる時点か
ら始まるため、表示データ信号Ｄdispは図１５（ｉ）に
示すようになり、アルファベット「Ａ」の１ライン目の
ドットのうちの４ドット目（水平キャラクタ画像データ
Ｄhsの４ビット目のデータ「Ａ３」）から表示が開始さ
れる。このようにして本動作例では、表示全体が３ドッ
トだけ左方向にスクロールされることになる。

【００５３】以上の動作例からわかるように本実施形態
によれば、実施形態１と同様、表示をドット単位で水平
方向にスクロールさせることができる。

【００５４】＜２.３ テーブルメモリの書き換えのた
めの構成＞本実施形態においても、前記実施形態１と同
様、表示の書き換え速度を速くする等の理由により、テ
ーブルメモリ３４へのアクセスをＣＰＵと表示コントロ
ーラ部とが交互に行うサイクルスチール方式（図１２参
照）の実現が望まれる。このためには本実施形態の場
合、第１水平加算値ＳＨ１［２：０］が「０〜３」のと
きにＣＰＵがアクセスを行い、ＳＨ１［２：０］が「４
〜７」のときに表示コントローラ部がアクセスを行うよ
うにすればよい。

【００５５】前記実施形態１では、ＣＰＵと表示コント
ローラ部との間でのテーブルメモリ３４へのアクセス期
間の切替タイミングが、水平オフセットデータＨＯの値
（スクロール量）によって変化する。しかし、本実施形
態では、画像メモリ３６とシフトレジスタ３８との間に
ラッチ１０６が挿入され、テーブルメモリ３４のアドレ
スＡを構成するデータを出力する第２水平加算器１２６
には水平オフセットデータの下位３ビットＨＯ［２：
０］が入力されない（図１３）。これにより、上記のよ
うなアクセス期間の振り分けが可能となり、アクセス期
間の切替タイミングが水平オフセットデータＨＯに無関
係となる（図１５）。その結果、テーブルメモリ３４へ
の交互アクセスの制御が容易となる。

【００５６】なお、ラッチ１０６として、前記実施形態
１で使用されているスルーラッチの代わりにマスタスレ
ーブ型のフリップフロップを用いてもよく、この場合に
は、キャリー生成回路１０２が不要となる。しかし、マ
スタスレーブ型のフリップフロップを使用すると、スル
ーラッチの場合に比べて回路量が増大する。これに対
し、本実施形態では、ＨＯ［２：０］が「０」か否かに
よってキャリー信号Ｃの生成を制御してタイミング調整
を行うことでスルーラッチの使用を可能としている。こ
のため、多数のラッチを必要とするカラー化の場合に本
実施形態は特に有利である。

【００５７】＜３. 実施形態３＞上記実施形態２の説
明において、図１２に示す構成によりテーブルメモリ３
４へのアクセスをＣＰＵと表示コントローラ部とが交互
に行うことが述べられているが、２画面分の画像データ
を交互に読み出すという構成も同様の考え方に基づき実
現可能である。以下、このような構成のキャラクタ表示
装置を本発明の第３の実施形態（以下「実施形態３」と
いう）として説明する。

【００５８】＜３.１ 実施形態３の構成＞図１６は、
本実施形態のキャラクタ表示装置の要部の回路構成を示
すブロック回路図である。このキャラクタ表示装置は、
水平および垂直オフセットレジスタを２個ずつ用意して
２種類のオフセットデータを設定できるようになってお
り、この２種類のオフセットデータのそれぞれに対する
画像データを同時に読み出して即ち２画面分の画像を同
時に読み出して（厳密には同時ではなく時分割で読み出
す）、読み出した２画面分の画像データにより所定の方
法で画面合成を行い、合成画面の表示データ信号を生成
する。

【００５９】図１６に示す構成では、２種類のオフセッ
トデータを設定するために、第１水平オフセットレジス
タ１０ａ、第２水平オフセットレジスタ１０ｂ、第１垂
直オフセットレジスタ１２ａ、第２垂直オフセットレジ
スタ１２ｂが設けられている。そして、第１水平オフセ
ットレジスタ１０ａに設定された第１水平オフセットデ
ータＨＯ１と第２水平オフセットレジスタ１０ｂに設定
された第２水平オフセットデータＨＯ２のうちいずれか
一方を選択するために水平セレクタ１５２が設けられ、
選択したデータを水平オフセットデータＨＯとしてい
る。同様に、第１垂直オフセットレジスタ１６ａに設定
された第１垂直オフセットデータＶＯ１と第２垂直オフ
セットレジスタ１０ｂに設定された第２垂直オフセット
データＶＯ２のうちいずれか一方を選択するために垂直
セレクタ１５４が設けられ、選択したデータを垂直オフ
セットデータＶＯとしている。また、２種類のオフセッ
トデータに対応して、第１ラッチ１０６ａと第２ラッチ
１０６ｂが設けられるとともに、第１シフトレジスタ３
８ａと第２シフトレジスタ３８ｂが設けられている。そ
して、２個のラッチ１０６ａ、１０６ｂにゲート信号Ｇ
１、Ｇ２をそれぞれ供給するラッチタイミング生成回路
２０４が設けられ、２個のシフトレジスタ３８ａ、３８
ｂにロード信号ＬＤ１、ＬＤ２をそれぞれ供給するロー
ドタイミング生成回路２３２が設けられている。さら
に、この構成では、第１シフトレジスタ３８ａからの出
力信号Ｄhs1と第２シフトレジスタ３８ｂからの出力信
号Ｄhs2とを用いて画面合成を行って合成画面の画像信
号を生成する画面合成回路１６０が設けられ、ここで生
成された画像信号と表示期間信号ＤＩＳＰとの論理積の
信号として表示データ信号Ｄdispが生成される。

【００６０】なお、図１６に示した構成では、水平表示
位置レジスタおよび垂直表示位置レジスタが省略されて
おり、それに伴って、水平加算器および垂直加算器は、
それぞれ符号１２２、１２４で示される加算器の１種類
ずつのみとなっている。また、表示タイミング生成回路
１３０は、水平計数値Ｈおよび垂直計数値Ｖより表示期
間信号ＤＩＳＰを生成する。さらに本実施形態において
も、実施形態２と同様、水平オフセットの下位３ビット
ＨＯ［２：０］に基づきキャリー信号Ｃを生成するキャ
リー生成回路２０２が設けられており、このキャリー信
号Ｃは水平加算器１２２に入力される。しかし実施形態
２とは異なり、本実施形態におけるキャリー信号Ｃが
「Ｈ」レベル（論理値「１」）となる条件は、後述のよ
うに、水平セレクタ１５２で第１水平オフセットデータ
ＨＯ１が選択されているか第２水平オフセットデータＨ
Ｏ２が選択されているかにより相違する。その他の構成
は、上記実施形態２の構成（図１３）と同様であるの
で、同一部分に同一の符号を付してその説明を省略す
る。

【００６１】前記実施形態２では、図１２に示すセレク
タ５０により、テーブルメモリ３４に対しＣＰＵと表示
コントローラ部とが交互にアクセスするようになってい
たが、本実施形態では、これに代えて、水平セレクタ１
５２により水平オフセットデータＨＯを第１水平オフセ
ットデータＨＯ１と第２水平オフセットデータＨＯ２と
の間で切り替えるとともに、垂直セレクタ１５４により
垂直オフセットデータＶＯを第１垂直オフセットデータ
ＶＯ１と第２垂直オフセットデータＶＯ２との間で切り
替えることで、テーブルメモリ３４に対し、２種類のオ
フセットに対応するアドレスでのアクセスが交互に行わ
れるようになっている。

【００６２】すなわち本実施形態において、水平セレク
タ１５２および垂直セレクタ１５４は、水平計数値の下
位３ビットＨ［２：０］に基づいて動作し、Ｈ［２：
０］＝「０〜３」のとき第１水平オフセットデータＨＯ
１および第１垂直オフセットデータＶＯ１をそれぞれ選
択し、Ｈ［２：０］＝「４〜７」のとき第２水平オフセ
ットデータＨＯ２および第２垂直オフセットデータＶＯ
２をそれぞれ選択する。これに対応して、ラッチタイミ
ング生成回路２０４は、水平計数値の下位３ビットＨ
［２：０］に基づき、Ｈ［２：０］の値が「３」のとき
「Ｈ」レベルとなってそれ以外のとき「Ｌ」レベルとな
る信号として第１ゲート信号Ｇ１を生成し、Ｈ［２：
０］の値が「７」のとき「Ｈ」レベルとなってそれ以外
のとき「Ｌ」レベルとなる信号として第２ゲート信号Ｇ
２を生成する。また、ロードタイミング生成回路２３２
は、水平計数値の下位３ビットＨ［２：０］および第１
水平オフセットデータの下位３ビットＨＯ１［２：０］
に基づき、Ｈ［２］＝〜ＨＯ１［２］かつＨ［１］＝〜
ＨＯ１［１］かつＨ［０］＝〜ＨＯ１［０］のときに
「Ｈ」レベルとなり、それ以外のときに「Ｌ」レベルと
なる信号を第１ロード信号ＬＤ１として生成するととも
に、水平計数値の下位３ビットＨ［２：０］および第２
水平オフセットデータの下位３ビットＨＯ２［２：０］
に基づき、Ｈ［２］＝〜ＨＯ２［２］かつＨ［１］＝〜
ＨＯ２［１］かつＨ［０］＝〜ＨＯ２［０］のときに
「Ｈ」レベルとなり、それ以外のときに「Ｌ」レベルと
なる信号を第２ロード信号ＬＤ２として生成する（ここ
での「〜」は論理否定を示す演算子）。さらに、キャリ
ー生成回路２０２は、水平セレクタ１５２で第１水平オ
フセットデータＨＯ１が選択されている期間では、水平
オフセットデータの下位２ビットＨＯ［２：０］＝ＨＯ
１［２：０］の値が「５〜７」の場合に「Ｈ」レベル
（論理値「１」）となって「０〜４」の場合に「Ｌ」レ
ベル（論理値「０」）となり、第２水平オフセットデー
タＨＯ２が選択されている期間では、水平オフセットデ
ータの下位２ビットＨＯ［２：０］＝ＨＯ２［２：０］
の値が「１〜７」の場合に「Ｈ」レベル（論理値
「１」）となって「０」の場合に「Ｌ」レベル（論理値
「０」）となる信号として、キャリー信号Ｃを生成す
る。

【００６３】＜３.２ 実施形態３の動作＞次に、上記
のように構成される本実施形態のキャラクタ表示装置の
動作につき、図１７〜図２０に示すタイミングチャート
を参照しつつ説明する。以下の説明では、水平カウンタ
１４および垂直カウンタ２０の動作や、テーブルメモリ
３４および画像メモリ３６の記憶内容は、上記実施形態
１の場合と同様である。また、垂直計数値Ｖを「０００
ｈ」、第１および第２垂直オフセットデータＶＯ１およ
びＶＯ２を共に「０００ｈ」として説明することも同様
である。なお、表示期間信号ＤＩＳＰは、水平計数値Ｈ
が「００８ｈ〜１０７ｈ」で、かつ、垂直計数値Ｖが
「０００ｈ〜０ＦＦｈ」のときに、「Ｈ」レベルとな
り、それ以外のときに「Ｌ」となる。

【００６４】＜３.２.１ 実施形態３の動作例１＞第１
水平オフセットデータＨＯ１が「０００ｈ」、第２水平
オフセットデータＨＯ２が「０００ｈ」の場合における
本実施形態のキャラクタ表示装置の動作を図１７に示す
タイミングチャートを参照しつつ説明する。この場合、
キャリー信号Ｃは全期間において「０」であり、テーブ
ルメモリ３４へのアドレスＡに対応する水平加算値ＳＨ
は、図１７（ｃ）に示すようになる。このように変化す
る水平加算値ＳＨに伴ってテーブルメモリ３４へのアド
レスＡも変化し、テーブルメモリ３４からコード「４１
ｈ」、「４２ｈ」、「４３ｈ」、「４４ｈ」、・・・が
順に出力され、これらのコードに対応するアルファベッ
ト「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、・・・の１ライン
目の水平キャラクタ画像データＤh（８ビットデータ）
が順に画像メモリ３６から出力される。このとき、水平
セレクタ１５２および垂直セレクタ１５４の動作に基づ
き、水平計数値の下位３ビットＨ［２：０］＝「０〜
３」の期間では、第１水平および垂直オフセットデータ
ＨＯ１、ＶＯ１に対応する水平キャラクタ画像データＤ
hが出力され、Ｈ［２：０］＝「４〜７」の期間では、
第２水平および垂直オフセットデータＨＯ２、ＶＯ２に
対応する水平キャラクタ画像データＤhが出力される。

【００６５】本実施形態では、ゲート信号Ｇ１、Ｇ２は
図１７（ｄ）（ｅ）に示すようになり、これらにより、
第１ラッチ１０６ａは、第１水平および垂直オフセット
データＨＯ１、ＶＯ１に応じて画像メモリから読み出さ
れる水平キャラクタ画像データＤhをラッチし、第２ラ
ッチ１０６ｂは、第２水平および垂直オフセットデータ
ＨＯ２、ＶＯ２に応じて画像メモリから読み出される水
平キャラクタ画像データＤhをラッチする。

【００６６】本動作例では第１および第２水平オフセッ
トデータＨＯ１、ＨＯ２が共に「０００ｈ」であるた
め、ロード信号ＬＤ１、ＬＤ２は、図１７（ｆ）（ｇ）
に示すように、水平加算値の下位３ビットＳＨ［２：
０］の値が「７」のときに「Ｈ」レベルとなる。これら
のロード信号ＬＤ１、ＬＤ２により、ラッチ１０６ａ、
１０６ｂにそれぞれラッチされている水平キャラクタ画
像データ（８ビットデータ）がシフトレジスタ３８ａ、
３８ｂにそれぞれロードされる。そして図１７（ｈ）
（ｉ）に示すように、これらの水平キャラクタ画像デー
タは、水平加算値ＳＨが「８」となる時点以降において
ドットクロックＣＬＫに同期して１ビットずつシフトレ
ジスタ３８ａ、３８ｂからそれぞれシリアル画像データ
Ｄhs1、Ｄhs2として出力される。これらのシリアル画像
データＤhs1、Ｄhs2は、画面合成回路１６０に入力さ
れ、そこで、両シリアル画像信号Ｄhs1、Ｄhs2に対応す
る２つの画面が合成される。画面合成の具体的な方法と
しては周知の種々の方法を用いることができる。

【００６７】上記のような画面合成回路１６０によって
得られる合成画面に対応する画像信号はＡＮＤゲート４
０に入力され、その画像信号と表示期間信号ＤＩＳＰ
（図１７（ｊ））との論理積の信号として表示データ信
号Ｄdispが生成される。

【００６８】＜３.２.２ 実施形態３の動作例２＞次
に、第１水平オフセットデータＨＯ１が「００３ｈ」、
第２水平オフセットデータＨＯ２が「０００ｈ」の場合
における本実施形態のキャラクタ表示装置の動作を図１
８に示すタイミングチャートを参照しつつ説明する。こ
の場合もキャリー信号Ｃは全期間において「０」であ
り、前記動作例１の場合と同様にして、第１水平および
垂直オフセットデータＨＯ１、ＶＯ１に応じて画像メモ
リから読み出される水平キャラクタ画像データＤhが第
１ラッチ１０６ａにラッチされ（図１８（ｄ））、第２
水平および垂直オフセットデータＨＯ２、ＶＯ２に応じ
て画像メモリから読み出される水平キャラクタ画像デー
タＤhが第２ラッチ１０６ｂにラッチされる（図１８
（ｅ））。そして第２ラッチ１０６ｂに保持されている
水平キャラクタ画像データがロード信号ＬＤ２によりシ
フトレジスタ３８ｂにロードされ、前記動作例１と同様
に、水平加算値ＳＨが「８」となる時点以降において１
ビットずつシリアル画像データＤhs2として出力される
（図１８（ｇ））。

【００６９】しかし、第１水平オフセットデータＨＯ１
は「３」であるため、ロード信号ＬＤ１は、図１８
（ｆ）に示すように、水平計数値の下位３ビットＨ
［２：０］の値が「４」のとき「Ｈ」レベルとなる（ロ
ード信号ＬＤ１は、Ｈ［２］＝〜ＨＯ１［２］かつＨ
［１］＝〜ＨＯ１［１］かつＨ［０］＝〜ＨＯ１［０］
のときに「Ｈ」レベルに成る信号として生成される）。
一方、表示期間信号ＤＩＳＰは、水平計数値Ｈが「００
８ｈ〜１０７ｈ」（かつ垂直計数値Ｖが「０００ｈ〜０
ＦＦｈ」）のとき「Ｈ」レベルとなる。したがって、ラ
ッチ１０６ａに保持されている水平キャラクタ画像デー
タＤhは、３ドット分だけ早くシフトレジスタ３８ａに
ロードされ、表示期間信号ＤＩＳＰが立ち上がる時点よ
りも３ドット分早くシフトレジスタ３８ａからシリアル
画像信号Ｄhs1が出力される。よって、画面合成回路１
６０によって得られる合成画面に対応する画像信号と表
示期間信号ＤＩＳＰ（図１８（ｊ））との論理積の信号
として得られる表示データ信号Ｄdispのうち、シリアル
画像信号Ｄhs1に相当する部分による表示は、３ドット
だけ左方向にスクロールされることになる。

【００７０】＜３.２.３ 実施形態３の動作例３＞次
に、第１水平オフセットデータＨＯ１が「００４ｈ」、
第２水平オフセットデータＨＯ２が「００３ｈ」の場合
における本実施形態のキャラクタ表示装置の動作を図１
９に示すタイミングチャートを参照しつつ説明する。こ
の場合、水平セレクタ１５２で第１水平オフセットデー
タＨＯ１が選択されている期間（Ｈ［２：０］＝「０〜
３」の期間）では、キャリー信号Ｃは「０」であって、
テーブルメモリ３４に入力されるアドレスＡは前記動作
例１および２と同様のタイミングで変化する。しかし、
第２水平オフセットデータＨＯ２が「００３ｈ」である
ため、第２水平オフセットデータＨＯ２が選択されてい
る期間（Ｈ［２：０］＝「４〜７」の期間）では、キャ
リー信号Ｃが「１」となり、その結果、テーブルメモリ
３４に入力されるアドレスＡが前記動作例１および２よ
りも１サイクル分早く変化する（図１９（ｃ））。一
方、ロード信号ＬＤ１、ＬＤ２が「Ｈ」レベルとなるタ
イミングは、前記動作例１の場合よりも、それぞれ第１
および第２水平オフセットデータＨＯ１、ＨＯ２の分だ
け早くなる（図１９（ｆ）（ｇ））。したがって、ラッ
チ１０６ａに保持されている水平キャラクタ画像データ
（８ビットデータ）は、ロード信号ＬＤ１により、４ド
ット分だけ早くシフトレジスタ３８ａにロードされ、表
示期間信号ＤＩＳＰが立ち上がる時点よりも４ドット分
早くシフトレジスタ３８ａからシリアル画像信号Ｄhs1
として出力される（図１９（ｈ））。また、ラッチ１０
６ｂに保持されている水平キャラクタ画像データ（８ビ
ットデータ）は、ロード信号ＬＤ２により、３ドット分
だけ早くシフトレジスタ３８ｂにロードされ、表示期間
信号ＤＩＳＰが立ち上がる時点よりも３ドット分早くシ
フトレジスタ３８ｂからシリアル画像信号Ｄhs2として
出力される（図１９（ｉ））。

【００７１】ところで、ラッチ１０６ｂはスルーラッチ
であるため（ラッチ１０６ａも同様）、ロード信号ＬＤ
２が「Ｈ」レベルとなるタイミングが早くなると、画像
メモリ３６から１サイクルだけ早く読み出された画像デ
ータがシフトレジスタ３８ｂにロードされる。しかし本
動作例の場合、水平セレクタ１５２で第２水平オフセッ
トデータＨＯ２が選択されている期間（Ｈ［２：０］＝
「４〜７」の期間）では、キャリー信号Ｃが「１」とな
って、テーブルメモリ３４に入力されるアドレスＡが１
サイクル分早く変化する（図１９（ｃ））。このため、
シフトレジスタ３８ｂから出力されるシリアル画像信号
Ｄhs2も、シフトレジスタ３８ａから出力されるシリア
ル画像データＤhs1と同様に表示期間信号ＤＩＳＰが立
ち上がる時点が基準時点となり、シリアル画像信号Ｄhs
2は、この基準時点よりも第２水平オフセットデータＨ
Ｏ２に相当する３ドット分だけ早く出力される（図１９
（ｉ））。

【００７２】このようにして得られるシリアル画像信号
Ｄhs1、Ｄhs2は画面合成回路１６に入力され、そこで生
成される合成画面に対応する画像信号と表示期間信号Ｄ
ＩＳＰ（図１９（ｊ））との論理積の信号として表示デ
ータ信号Ｄdispが得られる。この表示データ信号Ｄdisp
のうち、シリアル画像信号Ｄhs1に相当する部分による
表示は４ドットだけ左方向にスクロールされ、シリアル
画像信号Ｄhs2に相当する部分による表示は３ドットだ
け左方向にスクロールされる。

【００７３】＜３.２.４ 実施形態３の動作例４＞次
に、第１水平オフセットデータＨＯ１が「００５ｈ」、
第２水平オフセットデータＨＯ２が「００３ｈ」の場合
における本実施形態のキャラクタ表示装置の動作を図２
０に示すタイミングチャートを参照しつつ説明する。こ
の場合、キャリー信号Ｃは、水平セレクタ１５２で第２
水平オフセットデータＨＯ２が選択されている期間（Ｈ
［２：０］＝「４〜７」の期間）のみならず第１水平オ
フセットデータＨＯ１が選択されている期間（Ｈ［２：
０］＝「０〜３」の期間）においても「１」となる。し
たがって、テーブルメモリ３４に入力されるアドレスＡ
は、第２オフセットデータＨＯ２が選択される期間のみ
ならず第１オフセットデータＨＯ１が選択される期間に
おいても、１サイクル分だけ早く変化する（図２０
（ｃ））。一方、ロード信号ＬＤ１、ＬＤ２が「Ｈ」レ
ベルとなるタイミングは、前記動作例１の場合に比べ、
それぞれ第１および第２水平オフセットデータＨＯ１、
ＨＯ２の分だけ早くなる（図２０（ｆ）（ｇ））。した
がって、ラッチ１０６ａに保持されている水平キャラク
タ画像データ（８ビットデータ）は、ロード信号ＬＤ１
により、５ドット分だけ早くシフトレジスタ３８ａにロ
ードされ、５ドット分早くシフトレジスタ３８ａからシ
リアル画像信号Ｄhs1として出力される（図２０
（ｈ））。また、ラッチ１０６ｂに保持されている水平
キャラクタ画像データ（８ビットデータ）は、ロード信
号ＬＤ２により、３ドット分だけ早くシフトレジスタ３
８ｂにロードされ、３ドット分早くシフトレジスタ３８
ｂからシリアル画像信号Ｄhs2として出力される（図２
０（ｉ））。

【００７４】ところで、本動作例では、第１水平オフセ
ットデータＨＯ１が「５」であるため、ゲート信号Ｇ１
によるラッチ動作のサイクルにおける１つだけ早いサイ
クルにおいてロード信号ＬＤ１が「Ｈ」レベルとなり、
その結果、画像メモリ３６から１サイクルだけ早く読み
出された画像データがシフトレジスタ３８ａにロードさ
れる。しかし、キャリー信号Ｃが「１」であるため、テ
ーブルメモリ３４に入力されるアドレスＡが１サイクル
分早く変化する（図２０（ｃ））。このため、１サイク
ルだけ早く読み出された画像データがシフトレジスタ３
８ａにロードされても、シリアル画像データＤhs1は、
表示期間信号ＤＩＳＰが立ち上がる時点を基準時点とし
て、第１水平オフセットデータＨＯ１に相当する５ドッ
ト分だけ早く出力される（図２０（ｈ））。なお、シリ
アル画像信号Ｄhs2は、前記動作例３の場合と同様、表
示期間信号ＤＩＳＰが立ち上がる時点を基準時点とし
て、第２水平オフセットデータＨＯ２に相当する３ドッ
ト分だけ早く出力される（図２０（ｉ））。

【００７５】このようにして得られるシリアル画像信号
Ｄhs1、Ｄhs2は画面合成回路１６に入力され、そこで生
成される合成画面に対応する画像信号と表示期間信号Ｄ
ＩＳＰ（図２０（ｊ））との論理積の信号として表示デ
ータ信号Ｄdispが得られる。この表示データ信号Ｄdisp
のうち、シリアル画像信号Ｄhs1に相当する部分による
表示は５ドットだけ左方向にスクロールされ、シリアル
画像信号Ｄhs2に相当する部分による表示は３ドットだ
け左方向にスクロールされる。

【００７６】＜３.２.５ 実施形態３の変形例＞以上の
ように本実施形態によれば、２画面の画像データを時分
割で交互に読み出し、２画面分の画像を用いて画像表示
を行うことができる。同様の考え方で、水平計数値の下
位３ビットＨ［２：０］＝「０〜７」の期間（１キャラ
クタの１水平ライン分の期間）を更に細かく分割するこ
とにより３画面以上の画像データを時分割で読み出すこ
とも可能である。また、前記実施形態２と同様に、図１
２に示した回路により、テーブルメモリ３４に対し、Ｈ
［２：０］＝「０〜３」の期間はＣＰＵがアクセスし、
Ｈ［２：０］＝「４〜７」の期間は表示コントローラ部
がアクセスするようにしておき、Ｈ［２：０］＝「４〜
７」の期間を更に分割してこの期間内で複数画面の画像
データを時分割により読み出すという構成も可能であ
る。

【００７７】＜４. その他＞以上では本発明の実施形
態としてキャラクタ表示装置について説明したが、本発
明はキャラクタ表示装置に限定されるものではなく、キ
ャラクタに対応するような表示シンボルが複数種類用意
されていて表示シンボルの配列として構成される静止画
像をラスタ走査方式により画面に表示する画像表示装置
であれば本発明を適用することができる。したがって、
このような方式によるビデオゲーム機などの画像表示装
置についても本発明の適用が可能である。

【図面の簡単な説明】

【図１】 本発明の実施形態１であるキャラクタ表示装
置の要部の回路構成を示すブロック回路図。

【図２】 実施形態１における表示画面の構成を示す
図。

【図３】 実施形態１におけるテーブルメモリの内容を
示す図。

【図４】 実施形態１における画像メモリの内容を示す
図。

【図５】 実施形態１における水平表示位置レジスタお
よび垂直表示位置レジスタと両レジスタからの出力との
関係を示す図。

【図６】 実施形態１における水平表示位置レジスタお
よび垂直表示位置レジスタに保持されるデータと表示画
面のシフト量との関係を示す図。

【図７】 実施形態１における表示画面のシフト方向を
示す図。

【図８】 実施形態１における水平オフセットレジスタ
および垂直オフセットレジスタを示す図。

【図９】 実施形態１の動作例１（水平オフセットデー
タ「０」、水平表示位置データ「０」）を示すタイミン
グチャート。

【図１０】 実施形態１の動作例２（水平オフセットデ
ータ「０」、水平表示位置データ「＋３」）を示すタイ
ミングチャート。

【図１１】 実施形態１の動作例３（水平オフセットデ
ータ「３」、水平表示位置データ「＋３」）を示すタイ
ミングチャート。

【図１２】 テーブルメモリに対しＣＰＵと表示コント
ローラ部とが交互にアクセスするための構成を示すブロ
ック回路図。

【図１３】 本発明の実施形態２であるキャラクタ表示
装置の要部の構成を示すブロック回路図。

【図１４】 実施形態２の動作例１（水平オフセットデ
ータ「０」、水平表示位置データ「０」）を示すタイミ
ングチャート。

【図１５】 実施形態２の動作例２（水平オフセットデ
ータ「３」、水平表示位置データ「＋３」）を示すタイ
ミングチャート。

【図１６】 本発明の実施形態３であるキャラクタ表示
装置の要部の構成を示すブロック回路図。

【図１７】 実施形態３の動作例１（第１水平オフセッ
トデータ「０」、第２水平オフセットデータ「０」）を
示すタイミングチャート。

【図１８】 実施形態３の動作例２（第１水平オフセッ
トデータ「３」、第２水平オフセットデータ「０」）を
示すタイミングチャート。

【図１９】 実施形態３の動作例３（第１水平オフセッ
トデータ「４」、第２水平オフセットデータ「３」）を
示すタイミングチャート。

【図２０】 実施形態３の動作例４（第１水平オフセッ
トデータ「５」、第２水平オフセットデータ「３」）を
示すタイミングチャート。

【図２１】 従来の画像表示装置の要部の構成を示す
図。

【符号の説明】

１０ …水平オフセットレジスタ １２ …水平表示位置レジスタ １４ …水平カウンタ １６ …垂直オフセットレジスタ １８ …垂直表示位置レジスタ ２０ …垂直カウンタ ２２ …第１水平加算器 ２４ …第１垂直加算器 ２６，１２６ …第２水平加算器 ２８ …第２垂直加算器 ３２ …ロードタイミング生成回路 ３４ …テーブルメモリ ３６ …画像メモリ ３８ …シフトレジスタ ５０ …セレクタ １０２，２０２…キャリー生成回路 １０４，２０４…ラッチタイミング生成回路 １０６ …ラッチ １２２ …水平加算器 １２４ …垂直加算器 １３２，２３２…ロードタイミング生成回路 １５２ …水平セレクタ １５４ …垂直セレクタ Ｈ …水平計数値 ＨＯ …水平オフセットデータ ＨＯ１ …第１水平オフセットデータ ＨＯ２ …第２水平オフセットデータ ＨＰ …水平表示位置データ ＳＨ１ …第１水平加算値 ＳＨ２ …第２水平加算値 Ｖ …垂直計数値 ＶＯ …垂直オフセットデータ ＶＯ１ …第１垂直オフセットデータ ＶＯ２ …第２垂直オフセットデータ ＶＰ …垂直表示位置データ ＳＶ１ …第１垂直加算値 ＳＶ２ …第２垂直加算値 Ｇ，Ｇ１，Ｇ１…ゲート信号 ＬＤ，ＬＤ１，ＬＤ２…ロード信号

Claims (13)

【特許請求の範囲】
1. 【請求項１】 複数ドットから成る表示シンボルを複数
   個並べた配列として構成される静止画像をラスタ走査方
   式により画面に表示する画像表示装置において、 前記静止画像を構成する前記配列に対する水平方向のオ
   フセット量を記憶する書き換え自在のオフセット記憶手
   段と、 前記画面に表示すべき表示シンボルを構成する水平方向
   の複数ドットの画像データを並列に入力し、入力した画
   像データを前記静止画像の表示のための走査に応じて直
   列に出力する並列／直列変換手段と、 並列／直列変換手段への前記複数ドットの画像データの
   並列入力のタイミングを水平方向の前記オフセット量に
   応じて変化させる入力タイミング制御手段と、を備え、
   並列／直列変換手段から直列に出力される画像データに
   より前記静止画像を前記画面に表示することを特徴とす
   る画像表示装置。
2. 【請求項２】 複数ドットから成る表示シンボルを複数
   個並べた配列として構成される静止画像をラスタ走査方
   式により画面に表示する画像表示装置において、 前記静止画像を構成する前記配列に含まれる各表示シン
   ボルを示すコードデータを該表示シンボルの前記配列に
   おける位置に対応するアドレスで読み出し可能な格納場
   所に格納することにより、前記配列を記憶している第１
   記憶手段と、 第１記憶手段に記憶された前記配列に対する水平方向お
   よび垂直方向のオフセット量を記憶する書き換え自在の
   オフセット記憶手段と、 第１記憶手段からコードデータを読み出すためのアドレ
   スとして、水平方向および垂直方向の前記オフセット量
   を加味しつつ前記静止画像の表示のための走査に応じた
   アドレスを順次生成して第１記憶手段に供給するアドレ
   ス生成手段と、 前記画面に表示され得る各表示シンボルを構成するドッ
   トの値から成る画像データを記憶しており、第１記憶手
   段からコードデータが読み出されると、該コードデータ
   で示される表示シンボルの画像データのうち垂直方向の
   前記オフセット量に応じた垂直方向位置における水平方
   向の複数ドットの画像データを同時に出力する第２記憶
   手段と、 第２記憶手段から同時に出力される複数ドットの画像デ
   ータを並列入力し、並列入力した画像データを前記静止
   画像の表示のための走査に応じて直列出力する並列／直
   列変換手段と、 並列／直列変換手段への前記複数ドットの画像データの
   並列入力のタイミングを水平方向の前記オフセット量に
   応じて変化させる入力タイミング制御手段と、を備え、
   並列／直列変換手段から直列に出力される画像データに
   より前記静止画像を前記画面に表示することを特徴とす
   る画像表示装置。
3. 【請求項３】 請求項２に記載の画像表示装置におい
   て、 前記画面の各ドットに対応するパルスを有するクロック
   信号であるドットクロックを生成するクロック生成手段
   と、該ドットクロックを計数することにより、前記画面
   における水平方向の位置を示す水平計数値および前記画
   面における垂直方向の位置を示す垂直計数値を出力する
   計数手段とを備え、 前記オフセット記憶手段は、前記画面のドットを単位と
   して前記オフセット量を表すオフセットデータを記憶
   し、 前記アドレス生成手段は、前記水平計数値と水平方向の
   前記オフセットデータとの加算値を第１加算値として出
   力する第１加算手段と、前記垂直計数値と垂直方向の前
   記オフセットデータとの加算値を第２加算値として出力
   する第２加算手段とを有し、第１加算値の所定の上位ビ
   ットと第２加算値の所定の上位ビットとから成るアドレ
   スを順次生成して前記第１記憶手段に供給することによ
   り、前記画面に表示すべき表示シンボルのコードデータ
   を前記第１記憶手段から順次読み出し、 前記第２記憶手段は、前記第１の記憶手段から読み出さ
   れるコードデータで示される表示シンボルの画像データ
   のうち、第２加算値における前記上位ビット以外の下位
   ビットによって示される値に応じた垂直方向位置におけ
   る水平方向の複数ドットの画像データを同時に出力し、 前記入力タイミング制御手段は、前記並列／直列変換手
   段の前記並列入力のタイミングを第１加算値における前
   記上位ビット以外の下位ビットで示される値に応じて変
   化させる、ことを特徴とする画像表示装置。
4. 【請求項４】 請求項２に記載の画像表示装置におい
   て、 前記画面上における前記静止画像の水平方向および垂直
   方向の表示位置を記憶する書き換え自在の表示位置記憶
   手段を備え、 前記アドレス生成手段は、前記第１記憶手段からコード
   データを読み出すためのアドレスとして、水平方向およ
   び垂直方向の前記表示位置および前記オフセット量を加
   味しつつ前記静止画像の表示のための走査に応じたアド
   レスを順次生成して第１記憶手段に供給し、 前記第２記憶手段は、前記第１記憶手段からコードデー
   タが読み出されると、該コードデータで示される表示シ
   ンボルの画像データのうち垂直方向の前記表示位置およ
   び前記オフセット量に応じた垂直方向位置における水平
   方向の複数ドットの画像データを同時に出力し、 前記入力タイミング制御手段は、前記並列／直列変換手
   段の前記並列入力のタイミングを水平方向の前記表示位
   置および前記オフセット量に応じて変化させる、ことを
   特徴とする画像表示装置。
5. 【請求項５】 請求項４に記載の画像表示装置におい
   て、 前記画面の各ドットに対応するパルスを有するクロック
   信号であるドットクロックを計数することにより、前記
   画面における水平方向における位置を示す水平計数値お
   よび前記画面における垂直方向における位置を示す垂直
   計数値を出力する計数手段を備え、 前記オフセット記憶手段は、前記画面のドットを単位と
   して前記オフセット量を表すオフセットデータを記憶
   し、 前記表示位置記憶手段は、前記画面のドットを単位とし
   て前記表示位置を表す表示位置データを記憶し、 前記アドレス生成手段は、前記水平計数値と水平方向の
   前記表示位置データと水平方向の前記オフセットデータ
   との加算値を第３加算値として出力する第３加算手段
   と、前記垂直計数値と垂直方向の前記表示位置データと
   垂直方向の前記オフセットデータとの加算値を第４加算
   値として出力する第４加算手段とを有し、第３加算値の
   所定の上位ビットと第４加算値の所定の上位ビットとか
   ら成るアドレスを順次生成して前記第１記憶手段に供給
   することにより、前記画面に表示すべき表示シンボルの
   コードデータを前記第１記憶手段から順次読み出し、 前記第２記憶手段は、前記第１の記憶手段から読み出さ
   れるコードデータで示される表示シンボルの画像データ
   のうち、第４加算値における前記上位ビット以外の下位
   ビットによって示される値に応じた垂直方向位置におけ
   る水平方向の複数ドットの画像データを同時に出力し、 前記入力タイミング制御手段は、前記並列／直列変換手
   段の前記並列入力のタイミングを第３加算値における前
   記上位ビット以外の下位ビットで示される値に応じて変
   化させる、ことを特徴とする画像表示装置。
6. 【請求項６】 請求項１ないし５のいずれか一の請求項
   に記載の画像表示装置において、 前記並列／直列変換手段は、ロード信号によって前記複
   数ドットの画像データを並列入力し、並列入力した画像
   データを前記静止画像の前記画面への表示のための走査
   に応じたクロック信号によって直列に出力するシフトレ
   ジスタであり、 前記入力タイミング制御手段は、水平方向の前記オフセ
   ット量に基づき前記ロード信号を生成する、ことを特徴
   とする画像表示装置。
7. 【請求項７】 複数ドットから成る表示シンボルを複数
   個並べた配列として構成される静止画像をラスタ走査方
   式により画面に表示する画像表示装置において、 前記静止画像を構成する前記配列に含まれる各表示シン
   ボルを示すコードデータを該表示シンボルの前記配列に
   おける位置に対応するアドレスで読み出し可能な格納場
   所に格納することにより、前記配列を記憶している第１
   記憶手段と、 第１記憶手段に記憶された前記配列に対する水平方向お
   よび垂直方向のオフセット量を記憶する書き換え自在の
   オフセット記憶手段と、 第１記憶手段からコードデータを読み出すためのアドレ
   スとして、水平方向および垂直方向の前記オフセット量
   を加味しつつ前記静止画像の表示のための走査に応じた
   アドレスを順次生成して第１記憶手段に供給するアドレ
   ス生成手段と、 前記画面に表示され得る各表示シンボルを構成するドッ
   トの値から成る画像データを記憶しており、第１記憶手
   段からコードデータが読み出されると、該コードデータ
   で示される表示シンボルの画像データのうち垂直方向の
   前記オフセット量に応じた垂直方向位置における水平方
   向の複数ドットの画像データを同時に出力する第２記憶
   手段と、 第２記憶手段から同時に出力される複数ドットの画像デ
   ータを取り込んで保持するラッチ手段と、 ラッチ手段に保持されている前記複数ドットの画像デー
   タを並列入力し、並列入力した画像データを前記静止画
   像の表示のための走査に応じて直列出力する並列／直列
   変換手段と、 並列／直列変換手段への前記複数ドットの画像データの
   並列入力のタイミングを水平方向の前記オフセット量に
   応じて変化させる入力タイミング制御手段と、を備え、
   並列／直列変換手段から直列に出力される画像データに
   より前記静止画像を前記画面に表示することを特徴とす
   る画像表示装置。
8. 【請求項８】 請求項７に記載の画像表示装置におい
   て、 前記画面の各ドットに対応するパルスを有するクロック
   信号であるドットクロックを生成するクロック生成手段
   と、該ドットクロックを計数することにより、前記画面
   における水平方向の位置を示す水平計数値および前記画
   面における垂直方向の位置を示す垂直計数値を出力する
   計数手段とを備え、 前記オフセット記憶手段は、前記画面のドットを単位と
   して前記オフセット量を表すオフセットデータを記憶
   し、 前記アドレス生成手段は、前記水平計数値と水平方向の
   前記オフセットデータとを所定の下位ビットを切り捨て
   て加算することにより得られる加算値を第５加算値とし
   て出力する第５加算手段と、前記垂直計数値と垂直方向
   の前記オフセットデータとの加算値を第６加算値として
   出力する第６加算手段とを有し、第５加算値と第６加算
   値の所定の上位ビットとから成るアドレスを順次生成し
   て前記第１記憶手段に供給することにより、前記画面に
   表示すべき表示シンボルのコードデータを前記第１記憶
   手段から順次読み出し、 前記第２記憶手段は、前記第１の記憶手段から読み出さ
   れるコードデータで示される表示シンボルの画像データ
   のうち、第６加算値における前記上位ビット以外の下位
   ビットによって示される値に応じた垂直方向位置におけ
   る水平方向の複数ドットの画像データを同時に出力し、 前記入力タイミング制御手段は、前記並列／直列変換手
   段の前記並列入力のタイミングを水平方向の前記オフセ
   ットデータの前記下位ビットで示される値に応じて変化
   させる、ことを特徴とする画像表示装置。
9. 【請求項９】 請求項７に記載の画像表示装置におい
   て、 前記画面上における前記静止画像の水平方向および垂直
   方向の表示位置を記憶する書き換え自在の表示位置記憶
   手段を備え、 前記アドレス生成手段は、前記第１記憶手段からコード
   データを読み出すためのアドレスとして、水平方向およ
   び垂直方向の前記表示位置および前記オフセット量を加
   味しつつ前記静止画像の表示のための走査に応じたアド
   レスを順次生成して第１記憶手段に供給し、 前記第２記憶手段は、前記第１記憶手段からコードデー
   タが読み出されると、該コードデータで示される表示シ
   ンボルの画像データのうち垂直方向の前記表示位置およ
   び前記オフセット量に応じた垂直方向位置における水平
   方向の複数ドットの画像データを同時に出力し、 前記入力タイミング制御手段は、前記並列／直列変換手
   段の前記並列入力のタイミングを水平方向の前記表示位
   置および前記オフセット量に応じて変化させる、ことを
   特徴とする画像表示装置。
10. 【請求項１０】 請求項９に記載の画像表示装置におい
    て、 前記画面の各ドットに対応するパルスを有するクロック
    信号であるドットクロックを計数することにより、前記
    画面における水平方向における位置を示す水平計数値お
    よび前記画面における垂直方向における位置を示す垂直
    計数値を出力する計数手段を備え、 前記オフセット記憶手段は、前記画面のドットを単位と
    して前記オフセット量を表すオフセットデータを記憶
    し、 前記表示位置記憶手段は、前記画面のドットを単位とし
    て前記表示位置を表す表示位置データを記憶し、 前記アドレス生成手段は、前記水平計数値と水平方向の
    前記表示位置データとの加算値である水平加算値と水平
    方向の前記オフセットデータとを所定の下位ビットを切
    り捨てて加算することにより得られる加算値を第７加算
    値として出力する第７加算手段と、前記垂直計数値と垂
    直方向の前記表示位置データと垂直方向の前記オフセッ
    トデータとの加算値を第８加算値として出力する第８加
    算手段とを有し、第７加算値と第８加算値の所定の上位
    ビットとから成るアドレスを順次生成して前記第１記憶
    手段に供給することにより、前記画面に表示すべき表示
    シンボルのコードデータを前記第１記憶手段から順次読
    み出し、 前記第２記憶手段は、前記第１の記憶手段から読み出さ
    れるコードデータで示される表示シンボルの画像データ
    のうち、第８加算値における前記上位ビット以外の下位
    ビットによって示される値に応じた垂直方向位置におけ
    る水平方向の複数ドットの画像データを同時に出力し、 前記入力タイミング制御手段は、前記並列／直列変換手
    段の前記並列入力のタイミングを水平方向の前記オフセ
    ットデータの前記下位ビットおよび前記水平加算値の所
    定の下位ビットに基づいて変化させる、ことを特徴とす
    る画像表示装置。
11. 【請求項１１】 請求項７ないし１０のいずれか一の請
    求項に記載の画像表示装置において、 前記並列／直列変換手段は、ロード信号によって前記複
    数ドットの画像データを並列入力し、並列入力した画像
    データを前記静止画像の前記画面への表示のための走査
    に応じたクロック信号によって直列に出力するシフトレ
    ジスタであり、 前記入力タイミング制御手段は、水平方向の前記オフセ
    ット量に基づき前記ロード信号を生成する、ことを特徴
    とする画像表示装置。
12. 【請求項１２】 請求項７に記載の画像表示装置におい
    て、 前記アドレス生成手段が前記第１記憶手段にアドレスを
    供給する代わりに、前記アドレス生成手段によって生成
    されるアドレスと外部から供給されるアドレスのうちか
    ら選択したアドレスを前記第１記憶手段に供給するアド
    レス選択手段であって、選択すべきアドレスを、前記第
    ２記憶手段から同時に出力される複数ドットの画像デー
    タに対応する表示シンボルの水平方向の走査に要する各
    期間内で切り替えるアドレス選択手段を備えることを特
    徴とする画像表示装置。
13. 【請求項１３】 請求項７に記載の画像表示装置におい
    て、 前記アドレス生成手段は、前記第１記憶手段からコード
    データを読み出すためのアドレスとして複数種類のアド
    レスを生成し、前記第２記憶手段から同時に出力される
    複数ドットの画像データに対応する表示シンボルの水平
    方向の走査に要する各期間内で前記複数種類のアドレス
    を順次選択して、選択したアドレスを前記第１記憶手段
    に供給し、 前記ラッチ手段は、前記第２記憶手段から同時に出力さ
    れる複数ドットの画像データを取り込んで保持するラッ
    チ回路を、前記アドレス生成手段によって生成されるア
    ドレスの各種類に対応して複数個有し、各ラッチ回路
    は、前記複数ドットの画像データを、該ラッチ回路に対
    応するアドレスが前記第１記憶手段に供給されるタイミ
    ングに応じて取り込み、 前記並列／直列変換手段は、前記アドレス生成手段によ
    って生成されるアドレスの各種類に対応する並列／直列
    変換回路を有し、各並列／直列変換回路は、該直列／並
    列変換回路に対応するラッチ回路に保持されている複数
    ドットの画像データを並列入力して、並列入力した画像
    データを前記静止画像の表示のための走査に応じて直列
    出力し、 前記入力タイミング制御手段は、各並列／直列変換回路
    への前記複数ドットのデータの並列入力のタイミングを
    水平方向の前記オフセット量に応じて変化させ、各並列
    ／直列変換回路から直列出力される各画像データを用い
    て前記画面に表示を行うことを特徴とする画像表示装
    置。