JPH1155484A - Image data storage processing unit - Google Patents
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- JPH1155484A JPH1155484A JP9220936A JP22093697A JPH1155484A JP H1155484 A JPH1155484 A JP H1155484A JP 9220936 A JP9220936 A JP 9220936A JP 22093697 A JP22093697 A JP 22093697A JP H1155484 A JPH1155484 A JP H1155484A
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Landscapes
- Image Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Editing Of Facsimile Originals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Memory System (AREA)
- Facsimiles In General (AREA)
- Storing Facsimile Image Data (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、デジタル複写機、
スキャナ、プリンタ、ファクシミリなどの画像データを
取り扱う装置などに適用される画像データ記憶処理装置
に関する。The present invention relates to a digital copying machine,
The present invention relates to an image data storage processing device applied to an apparatus that handles image data, such as a scanner, a printer, and a facsimile.
【0002】[0002]
【従来の技術】近年、複写機のデジタル化が進むと共に
画像メモリを応用した、加工、編集が盛んとなってきて
いる。たとえば、メモリの読み出し時のアドレス操作に
よる画像回転、イメージリピート、書き込み時のアドレ
ス操作による複数枚の原稿を1枚の転写紙にコピーする
into1等がある。前述の機能を満足するため、メモ
リ機能を持つデジタル複写機では、最低、原稿1枚分に
相当する画像メモリを持っているのが一般的である。画
像メモリは比較的大容量で、高速性が要求されるため、
DRAM(Dynamic Random Acces
s Memory)で構成するのが一般的である。DR
AMのアクセスには、制御信号の与え方によって様々な
モードが用意されている。一般に、通常の読み書きには
単一アドレスをアクセスするノーマルモードを用い、高
速性を要求される場合は、続けるアクセスが同一行であ
るという条件付きで、高速ページモードが用いることが
できる。この高速ページモードを複写機に用いた場合、
スキャナーからラスタ形式で転送される画像データを、
高速ページモードを用いてDRAMの連続したアドレス
に記憶することは可能である。しかし、記憶した画像を
90度、270度の回転を加えて読み出しを行うような
場合は、何らかの工夫をしないことにはアクセスするア
ドレスが同一行とならず、高速ページモードは使用でき
ない。2. Description of the Related Art In recent years, with the advance of digitalization of copying machines, processing and editing using an image memory have become active. For example, there are image rotation, image repeat by address operation at the time of memory reading, and into1 for copying a plurality of originals onto one transfer sheet by address operation at the time of writing. In order to satisfy the above functions, a digital copying machine having a memory function generally has an image memory corresponding to at least one document. Image memory has a relatively large capacity and requires high speed,
DRAM (Dynamic Random Accesses)
s Memory). DR
Various modes are provided for accessing the AM depending on how the control signal is applied. In general, a normal mode in which a single address is accessed is used for normal reading and writing, and when high speed is required, a high speed page mode can be used on condition that continued access is to the same row. When this high-speed page mode is used for a copying machine,
Image data transferred from the scanner in raster format
It is possible to store data at consecutive addresses in the DRAM using the high-speed page mode. However, in the case where the stored image is read by applying a rotation of 90 degrees or 270 degrees, the address to be accessed is not on the same line unless some measures are taken, and the high-speed page mode cannot be used.
【0003】[0003]
【発明が解決しようとする課題】そこで、高速ページモ
ードを回転時に使用できるようにした従来技術として、
特開平6−96196号公報に記載のものが知られてい
る。この従来技術では主走査カウンタと副走査カウンタ
を分離して、その両方のカウンタ出力の下位を列(カラ
ム)アドレスに加えることにより、回転時、すなわち主
走査カウンタと副走査カウンタを入れ替え、アップダウ
ンを切り替えた場合でも、副走査カウンタから列(カラ
ム)アドレスに加えたビット数分は高速ページモードが
可能になるというものである。しかし、その従来技術で
は、主走査カウンタと副走査カウンタを分離しており、
縦横の画像サイズを2のn乗に選ぶようにしているの
で、画像の縦横のサイズが決まってしまい、画像の縦横
サイズが任意の場合、メモリに無駄が生じて有効に利用
できないという問題点があった。Therefore, as a conventional technique which makes it possible to use the high-speed page mode at the time of rotation,
The one described in JP-A-6-96196 is known. In this prior art, the main scanning counter and the sub-scanning counter are separated, and the lower order of both counter outputs is added to a column (column) address. Is switched, the high-speed page mode is enabled by the number of bits added to the column address from the sub-scanning counter. However, in the prior art, the main scanning counter and the sub scanning counter are separated,
Since the vertical and horizontal image size is selected to be 2 n, the vertical and horizontal size of the image is determined, and if the vertical and horizontal size of the image is arbitrary, the memory is wasted and it cannot be used effectively. there were.
【0004】そこで、本発明の第1の目的は、取り扱う
べき画像の縦横のサイズを任意に指定できるようにし、
これによって無駄なくメモリを有効利用でき、かつ画像
回転時も高速ページモードを用いることが可能となる画
像データ記憶処理装置を提供することにある。本発明の
第2の目的は、使用する画像メモリの種類などに柔軟に
対応できる上に、使用するシステムに対応できる画像デ
ータ記憶処理装置を提供することにある。Therefore, a first object of the present invention is to allow the user to arbitrarily specify the vertical and horizontal sizes of an image to be handled,
Accordingly, it is an object of the present invention to provide an image data storage processing device that can effectively use a memory without waste and can use a high-speed page mode even when rotating an image. A second object of the present invention is to provide an image data storage processing device which can flexibly correspond to the type of image memory to be used and the like and can respond to a system to be used.
【0005】本発明の第3の目的は、画像メモリのアク
セス頻度を少なくし、入出力する画像データの転送レー
トの高速化に対応することが可能な画像データ記憶処理
装置を提供することにある。本発明の第4の目的は、入
出力する画像データに対して画像メモリに記憶または読
み出しするデータ量を減少させ、これにより入出力する
画像データの転送レートの高速化に対応可能となり、ま
たメモリ容量を減少させてローコスト化が可能となる画
像データ記憶処理装置を提供することにある。A third object of the present invention is to provide an image data storage processing device capable of reducing the access frequency of an image memory and increasing the transfer rate of input / output image data. . A fourth object of the present invention is to reduce the amount of data to be stored or read in an image memory for input / output image data, thereby making it possible to cope with a higher transfer rate of input / output image data. An object of the present invention is to provide an image data storage processing device capable of reducing the capacity and reducing the cost.
【0006】[0006]
【課題を解決するための手段】請求項1記載の発明で
は、画像データを読み書き可能な画像メモリと、所定の
ビットからなる画像アドレスを発生する画像アドレス発
生手段とを有し、前記アドレス発生手段から出力される
画像アドレスを行アドレスと列アドレスに分けて前記画
像メモリのアドレスを指定し、この指定される画像メモ
リのアドレスにラスタ形式で入力される画像データを記
憶し、この記憶した画像データを回転して読み出し可能
な画像データ記憶処理装置において、前記画像アドレス
発生手段は、画像アドレスを2n ×2m のアドレス単位
で分割して、前記所定ビットからなる画像アドレスの上
位(総ビット数−(n+m))ビットを論理アドレスと
して発生する論理アドレス発生手段と、画像の主走査方
向に沿って1アドレス単位でカウントし、前記画像アド
レスの下位(n+m)ビット中のnビットを出力するブ
ロック内主走査カウンタと、画像の副走査方向に沿って
1アドレス単位でカウントし、前記画像アドレスの下位
(n+m)ビット中のmビットを出力するブロック内副
走査カウンタとを具備することにより、前記第1の目的
を達成する。According to the first aspect of the present invention, there is provided an image memory capable of reading and writing image data, and an image address generating means for generating an image address consisting of predetermined bits. The image address output from the image memory is divided into a row address and a column address, the address of the image memory is designated, and the image data input in raster format is stored at the designated address of the image memory. In the image data storage processing device capable of rotating and reading the image data, the image address generating means divides the image address into 2 n × 2 m address units, -(N + m)) logical address generating means for generating a bit as a logical address, and one address along the main scanning direction of the image. A main scanning counter in a block that outputs n bits of the lower (n + m) bits of the image address, and counts one address along the sub-scanning direction of the image, and counts the lower (n + m) of the image address. The first object is achieved by providing an intra-block sub-scanning counter which outputs m bits of the bits.
【0007】請求項2記載の発明では、請求項1記載の
画像データ記憶処理装置において、前記論理アドレス発
生手段は、ベースとなる論理アドレスを設定するベース
アドレスレジスタと、画像の回転角度を設定する回転角
度レジスタと、前記画像メモリを2次元とした場合の画
像の主走査長を設定する主走査長レジスタとを備え、前
記主走査長レジスタで設定されている主走査長に、前記
ブロック内副走査カウンタのオーバーフローまたはアン
ダーフローの回数を回数倍した値と、前記ブロック内主
走査カウンタのオーバーフローまたはアンダーフローの
回数に応じたその回数値とを、前記回転角度レジスタで
設定されている回転角度に応じて、前記ベースアドレス
レジスタに設定されているベースアドレスに加算、また
は減算し、論理アドレスとして出力することにより、前
記第1の目的を達成する。According to a second aspect of the present invention, in the image data storage processing apparatus according to the first aspect, the logical address generating means sets a base address register for setting a base logical address and a rotation angle of the image. A rotation angle register; and a main scanning length register for setting a main scanning length of the image when the image memory is two-dimensional. A value obtained by multiplying the number of times of overflow or underflow of the scanning counter by a number of times and a value of the number of times corresponding to the number of times of overflow or underflow of the main scanning counter in the block by the rotation angle set in the rotation angle register. Accordingly, the logical address is added or subtracted from the base address set in the base address register. By outputting the less, to achieve the first object.
【0008】請求項3記載の発明では、請求項1または
請求項2記載の画像データ記憶処理装置において、前記
ブロック内主走査カウンタはビット数が異なる複数のカ
ウンタからなり、これらのカウンタのうちから1つを選
択自在とし、かつ、前記ブロック副走査カウンタはビッ
ト数が異なる複数のカウンタからなり、これらのカウン
タのうちから1つを選択自在とし、前記第2の目的を達
成する。According to a third aspect of the present invention, in the image data storage processing device according to the first or second aspect, the intra-block main scanning counter comprises a plurality of counters having different numbers of bits. One of the counters is made freely selectable, and the block sub-scanning counter comprises a plurality of counters having different numbers of bits, and one of these counters is made freely selectable, thereby achieving the second object.
【0009】請求項4記載の発明では、請求項1記載の
画像データ記憶処理装置において、前記画像メモリの1
アドレスに複数画素分のデータを記憶し、前記回転角度
レジスタに設定される回転角度に応じて、そのデータの
配列を前記画像メモリに書き込み前または読み出し後に
変更することにより、前記第3の目的を達成する。According to a fourth aspect of the present invention, in the image data storage processing device according to the first aspect, one of the image memories is provided.
The third object is achieved by storing data of a plurality of pixels in an address and changing the arrangement of the data before or after writing to the image memory according to the rotation angle set in the rotation angle register. To achieve.
【0010】請求項5記載の発明では、請求項4記載の
画像データ記憶処理装置において、前記画像メモリに記
憶する複数画素分のデータは、前記画像メモリに記憶前
にデータ圧縮処理を行った後の符号データとすることに
より、前記第4の目的を達成する。According to a fifth aspect of the present invention, in the image data storage processing device according to the fourth aspect, the data for a plurality of pixels stored in the image memory is subjected to a data compression process before being stored in the image memory. The fourth object is achieved by using the above-mentioned code data.
【0011】[0011]
【発明の実施の形態】以下、本発明の画像データ記憶処
理装置の好適な実施の形態について、図面を参照して詳
細に説明する。図1は、本発明の画像データ記憶処理装
置をデジタル複写機に適用した場合の構成を示す図であ
る。このデジタル複写機は、図1に示すように、原稿の
画像を読み取りこの読み取りに応じた画像データを得る
読取部1と、この読取部1からの画像データなどに基づ
いて画像形成を行う画像形成部2と、読取部1からの画
像データを記憶する記憶部4と、画像形成部2に転送す
る画像データを読取部1または記憶部4から選択するセ
レクタ部5と、操作者(オペレータ)が各種の指示を行
う操作部6と、この操作部6からの指示に基づいて各部
の制御を行うシステム制御部7とを備えている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is a diagram showing a configuration when the image data storage processing device of the present invention is applied to a digital copying machine. As shown in FIG. 1, the digital copying machine reads a document image and obtains image data according to the reading. An image forming apparatus performs image forming based on image data from the reading unit 1 and the like. Unit 2, a storage unit 4 for storing image data from the reading unit 1, a selector unit 5 for selecting image data to be transferred to the image forming unit 2 from the reading unit 1 or the storage unit 4, and an operator (operator). An operation unit 6 for performing various instructions and a system control unit 7 for controlling each unit based on the instructions from the operation unit 6 are provided.
【0012】次に、読取部1の画像の読み取りプロセス
について、簡単に説明する。原稿台11にセットされた
原稿12が、露光ランプ13により露光走査され、原稿
12からの反射光が反射ミラー14などを介してイメー
ジセンサであるCCD(Charge Coupled
Device)15に結像される。CCD15は光電
変換を行い、光の強弱に応じた電気信号を出力する。I
PU(イメージプロセッシングユニット)16は、その
電気信号をシェーディング補正等の処理を行ったのち、
8ビットのデジタル信号にA/D変換し、さらに変倍処
理、ディザ処理等の画像処理を行い、画像同期信号とと
もに画像信号を画像形成部2などに送る。スキャナー制
御部17は、以上の原稿の読み取りのプロセスを実行す
るために、各種センサーの検知、駆動モータ等の制御を
行い、また、IPU16に対して各種パラメータの設定
を行う。Next, the process of reading an image by the reading section 1 will be briefly described. A document 12 set on a document table 11 is exposed and scanned by an exposure lamp 13, and reflected light from the document 12 is reflected via a reflection mirror 14 and the like as a CCD (Charge Coupled) serving as an image sensor.
Device 15). The CCD 15 performs photoelectric conversion and outputs an electric signal according to the intensity of light. I
The PU (image processing unit) 16 performs processing such as shading correction on the electric signal,
A / D conversion is performed on an 8-bit digital signal, and image processing such as scaling processing and dither processing is performed. The image signal is sent to the image forming unit 2 and the like together with an image synchronization signal. The scanner control unit 17 performs detection of various sensors, controls a drive motor and the like, and sets various parameters for the IPU 16 in order to execute the above document reading process.
【0013】次に、画像形成部2の画像形成のプロセス
について、簡単に説明する。画像形成部2では、帯電チ
ャージャ21によって一様に帯電された一定回転する感
光体22を、書込部23からの画像データによって変調
されたレーザー光により露光する。これにより、感光体
22に静電潜像ができ、その静電潜像を現像装置24に
よりトナーで現像することにより顕像化したトナー像と
なる。あらかじめ給紙コロ25によって給紙トレイ26
から給紙搬送されレジストローラ27で待機していた転
写紙を、感光体22とタイミングを図って搬送し、転写
チャージャ28によって感光体22上のトナーを転写紙
に静電転写し、分離チャージャ29によって転写紙を感
光体22から分離する。その後、転写紙上のトナー像を
定着装置30により加熱定着し、排紙ローラ31により
排紙トレイ32上に排紙する。一方、静電転写後の感光
体22に残留したトナーは、クリーニング装置33が感
光体22に圧接して除去し、感光体22は除電チャージ
ャ34により除電される。プロッタ制御部35は、以上
の画像形成プロセスを実行するために、各種センサーの
検知、駆動モータ等の制御を行う。Next, the image forming process of the image forming section 2 will be briefly described. In the image forming unit 2, the photoreceptor 22, which is uniformly charged by the charging charger 21 and rotates at a constant speed, is exposed to laser light modulated by image data from the writing unit 23. As a result, an electrostatic latent image is formed on the photoreceptor 22, and the electrostatic latent image is developed into a toner image by developing with the toner by the developing device 24. The paper feed tray 25 is fed by the paper feed roller 25 in advance.
The transfer paper, which has been fed and conveyed from the registration roller 27, is conveyed to the photoconductor 22 in a timely manner, and the toner on the photoconductor 22 is electrostatically transferred to the transfer paper by the transfer charger 28. As a result, the transfer paper is separated from the photoconductor 22. Thereafter, the toner image on the transfer paper is heated and fixed by the fixing device 30, and is discharged onto a discharge tray 32 by a discharge roller 31. On the other hand, the toner remaining on the photoconductor 22 after the electrostatic transfer is removed by pressing the cleaning device 33 against the photoconductor 22, and the photoconductor 22 is discharged by the discharging charger 34. The plotter control unit 35 detects various sensors and controls a drive motor and the like in order to execute the above-described image forming process.
【0014】システム制御部7は、オペレータによる操
作部6ヘの入力状態を検知し、読取部1のスキャナ制御
部17、記憶部4、画像形成部2のプロッタ制御部35
への各種パラメータの設定、プロセス実行指示等を、通
信にて行う。また、システム全体の状態は、操作部6に
表示される。システム制御部7への指示は、オペレータ
の操作部6へのキー入力にて行われる。セレクタ部5
は、システム制御部7からの指示によりセレクタ(切換
接点)の状態を変化させ、画像形成部2が画像形成を行
う画像データのソースを読取部1または記憶部4から選
択する。記憶部4は、通常はIPU16から入力される
1原稿分の画像データを記憶することで、リピートコピ
ー、回転コピー等の複写アプリケーションに使用され
る。これら記憶部4への画像データの記憶の指示は、シ
ステム制御部7によってなされる。The system control unit 7 detects the input state of the operator to the operation unit 6 and scans the scanner control unit 17 of the reading unit 1, the storage unit 4, and the plotter control unit 35 of the image forming unit 2.
The setting of various parameters to the server, the process execution instruction, etc. are performed by communication. The status of the entire system is displayed on the operation unit 6. An instruction to the system control unit 7 is performed by a key input to the operation unit 6 by the operator. Selector section 5
Changes the state of the selector (switching contact) according to an instruction from the system control unit 7 and selects the source of image data on which the image forming unit 2 performs image formation from the reading unit 1 or the storage unit 4. The storage unit 4 stores image data of one document normally input from the IPU 16 and is used for a copy application such as a repeat copy and a rotation copy. The instruction to store the image data in the storage unit 4 is given by the system control unit 7.
【0015】次に、読取部1のIPU16から出力され
る画像同期信号について、図4を参照して説明する。図
4に示すように、フレームゲート信号(/FGATE)
は、副走査方向の画像エリアに対しての画像有効範囲を
表す信号であり、このフレームゲート信号がローレベル
(ローアクティブ)の間の画像データが有効とされる。
また、このフレームゲート信号(/FGATE)は、ラ
イン同期信号(/LSYNC)の立ち下がりエッジでア
サート、あるいはネゲートされる。ライン同期信号(/
LSYNC)は、画素同期信号(PCLK)の立ち上が
りエッジで所定クロック数だけアサートされ、この信号
の立ち上がり後、所定クロック後に主走査方向の画像デ
ータが有効とされる。送られてくる画像データは、画素
同期信号(PCLK)の1周期に対して1つであり、図
2の矢印部分より400dpi相当に分割されたもので
ある。画像データは、矢印部分を先頭にラスタ形式のデ
ータとして送出される。また、画像データの副走査有効
範囲は、通常、転写紙サイズによって決まる。Next, an image synchronizing signal output from the IPU 16 of the reading section 1 will be described with reference to FIG. As shown in FIG. 4, the frame gate signal (/ FGATE)
Is a signal indicating an image effective range for an image area in the sub-scanning direction, and image data is valid while the frame gate signal is at a low level (low active).
The frame gate signal (/ FGATE) is asserted or negated at the falling edge of the line synchronization signal (/ LSYNC). Line synchronization signal (/
LSYNC) is asserted for a predetermined number of clocks at the rising edge of the pixel synchronization signal (PCLK), and after the rising of this signal, the image data in the main scanning direction becomes valid after a predetermined clock. The transmitted image data is one for one cycle of the pixel synchronization signal (PCLK), and is divided into 400 dpi equivalents from the arrow portion in FIG. The image data is sent out as raster format data starting from the arrow. The effective sub-scanning range of image data is usually determined by the size of the transfer paper.
【0016】次に、図1で示した記憶部4の詳細な構成
について、図3のブロック図を参照して説明する。記憶
部4は、図3に示すように、ライン同期信号発生部4
1、画素同期信号発生部42、セレクタ43、セレクタ
44、メモリ制御部45、画像メモリ46などから構成
される。ライン同期信号発生部41はTTL等のロジッ
ク回路で構成され、通常は、画像形成部2からのポリゴ
ンモータ同期信号に基づいて、ライン同期信号を生成し
出力する。画素同期信号発生部42は、発振回路で構成
され、所定周波数のクロックを出力する。Next, the detailed configuration of the storage unit 4 shown in FIG. 1 will be described with reference to the block diagram of FIG. The storage unit 4 includes, as shown in FIG.
1, a pixel synchronization signal generator 42, a selector 43, a selector 44, a memory controller 45, an image memory 46, and the like. The line synchronizing signal generator 41 is constituted by a logic circuit such as TTL, and normally generates and outputs a line synchronizing signal based on the polygon motor synchronizing signal from the image forming unit 2. The pixel synchronization signal generator 42 is configured by an oscillation circuit and outputs a clock of a predetermined frequency.
【0017】セレクタ43は、画素同期信号発生部42
からの画素同期信号と、入力画素同期信号との何れか
を、メモリ制御部45からの指示信号にしたがって選択
するものである。このセレクタ43は、TTLゲートに
より構成される。セレクタ44は、ライン同期信号発生
部41からのライン同期信号と、入力ライン同期信号の
何れかを、メモリ制御部45からの指示信号にしたがっ
て選択するものである。このセレクタ44は、TTLゲ
ートにより構成される。メモリ制御部45は、図5に示
すように構成されるものであり、その構成の詳細につい
ては後述する。画像メモリ46は、メモリ制御部45の
制御により、画像データを記憶するものであり、DRA
M等の記憶素子で構成される。この画像メモリ46は、
そのメモリ容量の合計を通常4Mバイトとするが、増設
することで原稿複数枚分のメモリ容量にすることができ
る。The selector 43 includes a pixel synchronization signal generator 42
, Or an input pixel synchronization signal according to an instruction signal from the memory control unit 45. This selector 43 is constituted by a TTL gate. The selector 44 selects one of the line synchronization signal from the line synchronization signal generator 41 and the input line synchronization signal in accordance with an instruction signal from the memory controller 45. This selector 44 is constituted by a TTL gate. The memory control unit 45 is configured as shown in FIG. 5, and the details of the configuration will be described later. The image memory 46 stores image data under the control of the memory control unit 45, and
M and other storage elements. This image memory 46
The total of the memory capacity is usually 4 Mbytes, but it can be increased to increase the memory capacity for a plurality of documents.
【0018】次に、図3に示したメモリ制御部45の詳
細な構成について、図5のブロック図を参照して説明す
る。メモリ制御部45は、図5に示すように、MPU
(マイクロプロセッサ)51、入力データ処理部52、
出力データ処理部53、アービタ54、入力画像アドレ
スカウンタ55、出力画像アドレスカウンタ56、アド
レスセレクタ57、アクセス制御回路58から構成され
る。これらの構成要素うち、MPU51以外の各ブロッ
クは、ロジック回路からなる。Next, the detailed configuration of the memory control unit 45 shown in FIG. 3 will be described with reference to the block diagram of FIG. The memory control unit 45, as shown in FIG.
(Microprocessor) 51, input data processing unit 52,
It comprises an output data processing section 53, an arbiter 54, an input image address counter 55, an output image address counter 56, an address selector 57, and an access control circuit 58. Among these components, each block other than the MPU 51 is formed of a logic circuit.
【0019】MPU51は、システム制御部7と通信を
行い、コマンドを受信してそのコマンドに応じた動作設
定を各ブロックに対して行い、また、記憶部4の状態を
知らせるためステータス情報をシステム制御部7に送信
する。入力データ処理部52は、1ビットの入力画像デ
ータを入力画像同期信号と共に取り込み、4ビットのデ
ータ幅にパッキングして内部の動作クロックに入力画像
データの同期化を行い、アービタ54に対し入力メモリ
アクセス要求信号を出力する。また、アービタ54から
の入力メモリアクセス許可信号に応じて4ビットのデー
タを順次1ビットのシリアルで所定タイミングで画像デ
ータバスに出力する。出力データ処理部53は、逆に画
像の出力タイミングでアービタ54に対し出力メモリア
クセス要求信号を出力する。そして、アービタ54から
の出力メモリアクセス許可信号に応じて、所定タイミン
グで画像データバスから画像データを取り込み、1ビッ
トの出力画像データとして出力画像同期信号と共に出力
する。また、出力クロックと内部の動作クロックと異な
るため、出力画像データの出力クロックへの同期化を行
う。The MPU 51 communicates with the system control unit 7, receives a command, performs an operation setting corresponding to the command for each block, and transmits status information to notify the state of the storage unit 4 to the system control unit 7. Transmit to the unit 7. The input data processing unit 52 fetches 1-bit input image data together with an input image synchronization signal, packs the data into a 4-bit data width, synchronizes the input image data with an internal operation clock, and supplies an input memory to the arbiter 54. An access request signal is output. Further, in response to an input memory access permission signal from the arbiter 54, 4-bit data is sequentially output to the image data bus at a predetermined timing in 1-bit serial. Conversely, the output data processing section 53 outputs an output memory access request signal to the arbiter 54 at the image output timing. Then, in response to the output memory access permission signal from the arbiter 54, the image data is taken in from the image data bus at a predetermined timing and output as 1-bit output image data together with the output image synchronization signal. Since the output clock is different from the internal operation clock, the output image data is synchronized with the output clock.
【0020】入力画像アドレスカウンタ55と出力画像
アドレスカウンタ56は同じ構成であり、入力画像アド
レスカウンタ55は入力メモリアクセス許可信号により
カウントアップを行い、出力画像アドレスカウンタ56
は出力メモリアクセス許可信号によりカウントアップを
行う。アービタ54は、入力データ処理部52からの入
力メモリアクセス要求信号と、出力データ処理部53か
らの出力メモリアクセス要求信号に対し、調停を行うも
のである。アドレスセレクタ57は、アービタ54から
の選択信号によりリード(読み出し)またはライト(書
込み)のアドレスを選択し、かつ選択されたアドレスを
画像メモリ46であるDRAMに対応したロウアドレ
ス、カラムアドレスに分割し12ビットの画像アドレス
バスに出力する。アクセス制御回路58は、アクセス許
可信号に従い、DRAM制御信号(RAS、CAS、W
E)を出力する。図8の下側に示した高速ページモード
アクセスは、この実施の形態のアクセス制御信号のタイ
ミングチャートであり、動作クロックの12クロックを
1アクセスに要する。この高速ページモードでは、4ア
ドレスを連続してアクセスし、単一アドレスのアクセス
を行うノーマルモードアクセスで4アドレスのアクセス
を行った場合と比べて1/2の時間で済み、高速アクセ
スが可能である。The input image address counter 55 and the output image address counter 56 have the same configuration. The input image address counter 55 counts up according to the input memory access permission signal.
Counts up by the output memory access permission signal. The arbiter 54 arbitrates an input memory access request signal from the input data processing unit 52 and an output memory access request signal from the output data processing unit 53. The address selector 57 selects a read (read) or write (write) address according to a selection signal from the arbiter 54, and divides the selected address into a row address and a column address corresponding to the DRAM as the image memory 46. Output to a 12-bit image address bus. The access control circuit 58 controls the DRAM control signals (RAS, CAS, W
E) is output. The high-speed page mode access shown in the lower part of FIG. 8 is a timing chart of the access control signal of this embodiment, and one access requires 12 operation clocks. In this high-speed page mode, four addresses are successively accessed, and a half of the time required in the normal mode access in which a single address is accessed is half of that in the case where four addresses are accessed. is there.
【0021】次に、図5に示した入力画像アドレスカウ
ンタ55、出力画像アドレスカウンタ56の構成を図6
に示し、この構成について、図7の2次元画像に対する
画像メモリのアドレッシングの説明図とともに説明す
る。この実施の形態は、図7に示すように、画像アドレ
スを主走査方向と副走査方向に2n ×2m のアドレス単
位に分割し、この分割したアドレス単位を1つの論理ブ
ロックとするものである。そこで、この実施の形態で
は、上記の論理ブロックの大きさを示す係数n、mを、
n=m=2とし、図7に示すように、主走査方向と副走
査方向に4アドレス×4アドレスを1つの論理ブロック
として説明する。一般的なアドレッシング(アドレス指
定)では、図7中の数値「16、17、18、19」の
部分が「4、5、6、7」とシーケンシャルなアドレス
となるが、この実施の形態では、その論理ブロック内で
シーケンシャルとなるようなアドレスを出力するアドレ
スカウンタとしている。Next, the configuration of the input image address counter 55 and the output image address counter 56 shown in FIG.
This configuration will be described with reference to an explanatory diagram of the addressing of the image memory for the two-dimensional image in FIG. In this embodiment, as shown in FIG. 7, an image address is divided into 2 n × 2 m address units in the main scanning direction and the sub-scanning direction, and the divided address units are used as one logical block. is there. Therefore, in this embodiment, the coefficients n and m indicating the size of the logical block are
Assuming that n = m = 2, as shown in FIG. 7, 4 addresses × 4 addresses in the main scanning direction and the sub-scanning direction will be described as one logical block. In general addressing (address designation), the numerical value “16, 17, 18, 19” in FIG. 7 becomes a sequential address of “4, 5, 6, 7”. In this embodiment, The address counter outputs a sequential address in the logical block.
【0022】そこで、このようなアドレス指定を行うた
めに、この実施の形態の入力画像アドレスカウンタ55
(出力画像アドレスカウンタ56)は、図6に示すよう
に、ブロック内主走査カウンタ61とブロック内副走査
カウンタ62とで、所定ビットからなる画像アドレスの
下位側4ビットのうちの2ビットずつのアドレスを発生
させ、かつ、ブロック内主走査カウンタ61やブロック
内副走査カウンタ62の出力値などに基づいて、その画
像アドレスのうちの上位ビット側のアドレスを、論理ア
ドレスとして加減算器73から出力するものである(図
12の上側参照)。In order to specify such an address, the input image address counter 55 of this embodiment is used.
As shown in FIG. 6, the (output image address counter 56) is composed of a main scanning counter 61 in the block and a sub-scanning counter 62 in the block. An address is generated, and based on the output values of the intra-block main scanning counter 61 and the intra-block sub-scanning counter 62, the address of the upper bit side of the image address is output from the adder / subtractor 73 as a logical address. (See the upper side of FIG. 12).
【0023】次に、入力画像アドレスカウンタ55(出
力画像アドレスカウンタ56)の詳細について説明す
る。ブロック内主走査カウンタ61は、画像の主走査方
向に沿って1アドレス単位でカウントする2ビットのカ
ウンタからなり、セレクタ&クロック発生回路63から
出力されるクロックを計数する。ブロック内副走査カウ
ンタ62は、画像の副走査方向に沿って1アドレス単位
でカウントする2ビットのカウンタからなり、セレクタ
&クロック発生回路63から出力されるクロックを計数
する。Next, the details of the input image address counter 55 (output image address counter 56) will be described. The intra-block main scanning counter 61 is a 2-bit counter that counts in units of one address along the main scanning direction of the image, and counts the clock output from the selector & clock generation circuit 63. The intra-block sub-scanning counter 62 is a 2-bit counter that counts in units of one address along the sub-scanning direction of the image, and counts the clock output from the selector & clock generation circuit 63.
【0024】セレクタ&クロック発生回路63は、回転
角度レジスタ64画像の回転情報に基づき、デコータ6
5により生成される主走査方向、副走査方向の入れ替え
を示すXYCHG信号により、ブロック内主走査カウン
タ61と、ブロック内副走査カウンタ62に出力するク
ロックを入れ替える。すなわち、画像の回転がない場合
には、セレクタ&クロック発生回路63は、アクセス許
可信号が入力されるたびに4パルスを生成して出力端子
「2Y」に出力し、ラインエンド信号から1パルスを生
成して出力端子「1Y」に出力する。画像が90°回転
の場合には、XYCHG信号がアクティブとなり,セレ
クタ&クロック発生回路63は、アクセス許可信号が入
力されるたびに4パルスを生成して出力端子「1Y」に
出力し、ラインエンド信号から1パルスを生成して出力
端子「2Y」に出力する。ここで、ラインエンド信号
は、画像データの1ラインの分の書き込みまたは読み込
みが終了するたびに発生する信号である。The selector & clock generation circuit 63 is adapted to operate the decoder 6 based on the rotation information of the rotation angle register 64 image.
5, the clocks output to the intra-block main scanning counter 61 and the intra-block sub-scanning counter 62 are exchanged by the XYCHG signal indicating the exchange between the main scanning direction and the sub-scanning direction. That is, when there is no rotation of the image, the selector & clock generation circuit 63 generates four pulses each time the access permission signal is input, outputs the generated four pulses to the output terminal “2Y”, and outputs one pulse from the line end signal. It is generated and output to the output terminal "1Y". When the image is rotated by 90 °, the XYCHG signal becomes active, and the selector & clock generation circuit 63 generates four pulses each time the access permission signal is input, and outputs the generated four pulses to the output terminal “1Y”, and the line end is output. One pulse is generated from the signal and output to the output terminal “2Y”. Here, the line end signal is a signal generated every time writing or reading of one line of image data is completed.
【0025】同様に、セレクタ&ロード発生回路66
は、上記のXYCHG信号によりカウンタ値を初期化す
るタイミングを入れ替える。すなわち、画像が回転なし
の場合には、セレクタ&ロード発生回路66は、スター
ト信号の入力に応じて1パルスを生成して出力端子「1
Y」に出力し、ラインエンド信号から1パルスを生成し
て出力端子「2Y」に出力する。画像が90°回転の場
合は、XYCHG信号がアクティブとなり,セレクタ&
ロード発生回路66は、スタート信号の入力に応じて1
パルスを生成して出力端子「2Y」に出力し、ラインエ
ンド信号から1パルスを生成して出力端子「2Y」に出
力する。Similarly, selector & load generating circuit 66
Replaces the timing of initializing the counter value by the XYCHG signal. That is, when the image is not rotated, the selector & load generating circuit 66 generates one pulse in response to the input of the start signal and outputs the output terminal “1”.
Y ”, generates one pulse from the line end signal, and outputs it to the output terminal“ 2Y ”. When the image is rotated by 90 °, the XYCHG signal becomes active and the selector &
The load generation circuit 66 outputs 1 in response to the input of the start signal.
A pulse is generated and output to the output terminal "2Y", and one pulse is generated from the line end signal and output to the output terminal "2Y".
【0026】回転角度レジスタ64からの回転情報に基
づき、デコーダ65が、ブロック内主走査カウンタ6
1、ブロック内副走査カウンタ62のアドレス値のアッ
プ、ダウンを示すXDOWN信号、YDOWN信号を生
成し、この生成されたXDOWN信号、YDOWN信号
により、ブロック内主走査カウンタ61、ブロック内副
走査カウンタ62は、加算または減算の指定が行われる
ように構成される。ブロック内主走査カウンタ61は、
オーバーフローまたはアンダーフローすると、その度に
その旨をカウンタ67に出力するように構成される。ブ
ロック内副走査カウンタ62は、オーバーフローまたは
アンダーフローすると、その度にその旨をF/F72に
通知するように構成される。On the basis of the rotation information from the rotation angle register 64, the decoder 65 sets the main scanning counter 6 in the block.
1. Generate an XDOWN signal and a YDOWN signal indicating an increase or a decrease in the address value of the intra-block sub-scanning counter 62, and generate the intra-block main scanning counter 61 and the intra-block sub-scanning counter 62 by using the generated XDOWN signal and YDOWN signal. Is configured to specify addition or subtraction. The intra-block main scanning counter 61 is
Each time an overflow or underflow occurs, the counter 67 is informed of the overflow or underflow. The intra-block sub-scanning counter 62 is configured to notify the F / F 72 each time an overflow or underflow occurs.
【0027】主走査長レジスタ68は、図7に示すよう
に画像の主走査長x(論理アドレスの主走査方向の個
数)を設定するものである。加減算器69は、F/F7
2に格納されるアドレスに対し、主走査長レジスタ68
に設定される出力値を、回転角度レジスタ64の設定に
基づいて得られるYDOWN信号により、加算または減
算するように構成される。従って、加減算器69の出力
値は、画像アドレスの上位ビットである論理アドレスの
副走査方向の先頭アドレスとなる。ベースアドレスレジ
スタ70は、ベースとなる論理アドレスを設定するもの
であり、例えば、画像の回転のない場合には「0」が設
定される。セレクタ71は、ベースアドレスレジスタ7
0の設定値と、加減算器69の出力値とを、セレクタ&
ロード発生回路66の出力端子「1Y」からの信号に応
じて選択的に出力するように構成される。セレクタ71
で選択出力された値は、F/F72に転送されて記憶さ
れるように構成される。The main scanning length register 68 sets the main scanning length x (the number of logical addresses in the main scanning direction) of the image as shown in FIG. The adder / subtractor 69 has an F / F7
2, the main scan length register 68
Is added or subtracted by the YDOWN signal obtained based on the setting of the rotation angle register 64. Therefore, the output value of the adder / subtractor 69 is the head address in the sub-scanning direction of the logical address that is the upper bit of the image address. The base address register 70 sets a logical address serving as a base. For example, when there is no rotation of an image, “0” is set. The selector 71 is connected to the base address register 7
The set value of 0 and the output value of the adder / subtractor 69 are selected by the selector &
It is configured to selectively output according to a signal from the output terminal “1Y” of the load generation circuit 66. Selector 71
Are configured to be transferred to the F / F 72 and stored.
【0028】F/F72は、ブロック内副走査カウンタ
62がオーバーフローまたはアンダーフローし、そのた
びにその旨の通知を受けると、その格納内容が消去され
るように構成される。カウンタ67は、ブロック内主走
査カウンタ61がオーバーフローまたはアンダーフロー
するたびにその旨の通知を受け取り、その回数をカウン
ト(計数)するように構成される。また、カウンタ67
は、セレクタ&ロード発生回路66の出力端子「2Y」
からの信号により初期化されるように構成される。加減
算器73は、F/F72に格納される副走査方向の先頭
の論理アドレスに対し、主走査方向の論理アドレスであ
るカウンタ67の計数値を、回転角度レジスタ64の設
定に基づいて得られるXDOWN信号により、加算また
は減算するように構成される。従って、この加減算器7
3の出力値は、図12の上側に示すように、所定ビット
からなる画像アドレスのうちの上位ビットを論理アドレ
スとして出力する。The F / F 72 is configured such that when the intra-block sub-scanning counter 62 overflows or underflows and is notified each time, the stored contents are erased. The counter 67 is configured to receive a notification each time the intra-block main scanning counter 61 overflows or underflows, and to count the number of times. Also, the counter 67
Is the output terminal "2Y" of the selector & load generation circuit 66.
It is configured to be initialized by a signal from. The adder / subtractor 73 calculates the count value of the counter 67, which is the logical address in the main scanning direction, with respect to the leading logical address in the sub-scanning direction stored in the F / F 72, based on the setting of the rotation angle register 64, XDOWN. The signal is configured to add or subtract. Therefore, this adder / subtractor 7
As shown in the upper part of FIG. 12, the output value of 3 outputs the upper bit of the image address composed of predetermined bits as a logical address.
【0029】図9と図10とは、メモリ制御部45にお
ける入力処理と出力処理のそれぞれのタイミングチャー
トであり、1回のアクセスで、高速ページモードにより
4アドレスをリード/ライトする場合である。図中のラ
イトデータまたはリードデータの下部に記入した値は論
理アドレスを示し、この論理アドレスは図7に相当する
ものである。図9の入力処理は画像の回転がないときの
5ライン目先頭のものであり、図10の出力処理は画像
が270°回転出力の3ライン目先頭のものである。FIGS. 9 and 10 are timing charts of the input processing and the output processing in the memory control unit 45, respectively, in which four addresses are read / written in the high-speed page mode by one access. The value written below the write data or read data in the figure indicates a logical address, and this logical address corresponds to FIG. The input processing in FIG. 9 is the one at the beginning of the fifth line when the image is not rotated, and the output processing in FIG. 10 is the one at the beginning of the third line in which the image is rotated by 270 °.
【0030】以上説明したように、この実施の形態で
は、上記のように構成するので、画像の回転時でも連続
してアクセスする4つのアドレスが同一行となり高速ペ
ージモードが使用でき、かつ、取り扱う画像の縦横のサ
イズを任意に指定でき、これによって無駄なく画像メモ
リを有効利用できることが可能となる。As described above, in this embodiment, since the configuration is as described above, even when the image is rotated, four addresses to be continuously accessed become the same line, and the high-speed page mode can be used and handled. The vertical and horizontal sizes of the image can be arbitrarily specified, whereby the image memory can be effectively used without waste.
【0031】次に、本発明の実施の形態の第1の変形例
について説明する。この第1の変形例は、図5の入力画
像アドレスカウンタ55と出力画像アドレスカウンタ5
6を図11に示すように構成するものである。すなわ
ち、入力画像アドレスカウンタ55は、2つの入力画像
アドレスカウンタ55a、55bと、この2つのカウン
タ55a、55bの一方を、レジスタ75にMPUによ
り設定されているデータに応じて選択するセレクタ55
cとから構成する。ここで、入力画像アドレスカウンタ
55aは、上記の論理ブロックの大きさを示す係数n、
mの値がn=m=2に対応するものであり、入力画像ア
ドレスカウンタ55bは、その係数の値がn=m=6に
対応するものである。同様に、入力画像アドレスカウン
タ56は、2つの入力画像アドレスカウンタ56a、5
6bと、この2つのカウンタ56a、56bの一方を、
レジスタ75にMPUにより設定されているデータに応
じて選択するセレクタ56cとから構成する。ここで、
入力画像アドレスカウンタ56aは、上記の係数の値が
n=m=2に対応するものであり、入力画像アドレスカ
ウンタ56bは、その係数の値がn=m=6に対応する
ものである。Next, a first modification of the embodiment of the present invention will be described. This first modification is different from the input image address counter 55 and the output image address counter 5 shown in FIG.
6 is configured as shown in FIG. That is, the input image address counter 55 selects two input image address counters 55a and 55b and one of the two counters 55a and 55b in accordance with the data set in the register 75 by the MPU.
c. Here, the input image address counter 55a includes a coefficient n indicating the size of the logical block,
The value of m corresponds to n = m = 2, and the value of the coefficient of the input image address counter 55b corresponds to n = m = 6. Similarly, the input image address counter 56 includes two input image address counters 56a,
6b and one of the two counters 56a, 56b,
And a selector 56c for selecting the register 75 according to the data set by the MPU. here,
The input image address counter 56a has a coefficient value corresponding to n = m = 2, and the input image address counter 56b has a coefficient value corresponding to n = m = 6.
【0032】図12は、このように構成される第1の変
形例により出力された画像アドレスを示す。この図から
わかるように、n=m=2の場合には、ブロック内主走
査カウンタとブロック内副走査カウンタの出力値が、画
像アドレスの下位側の2ビットずつに割り当てられる。
また、n=m=6の場合には、その出力値が、画像アド
レスの下位側の6ビットずつに割り当てられる。FIG. 12 shows an image address output according to the first modification configured as described above. As can be seen from the figure, when n = m = 2, the output values of the intra-block main scanning counter and the intra-block sub-scanning counter are assigned to the lower two bits of the image address.
If n = m = 6, the output value is assigned to the lower 6 bits of the image address.
【0033】以上述べたように、第1の変形例では、論
理ブロックの大きさを示す係数n、mの値が異なる2つ
のアドレスカウンタを設け、このうちの1つを選択でき
るようにした。このため、行と列のアドレスのビット数
が異なるようなタイプの画像メモリ(DRAM)に対し
て柔軟に対応できる上に、使用するシステムの画像回転
の頻度に応じて高速ぺージの連続アクセス数を設定で
き、もって、様々なシステムのニーズに対応可能とな
る。As described above, in the first modification, two address counters having different values of coefficients n and m indicating the size of a logical block are provided, and one of them can be selected. Therefore, it is possible to flexibly cope with an image memory (DRAM) of a type in which the number of bits of the row and column addresses is different, and the number of continuous accesses of a high-speed page according to the frequency of image rotation of the system to be used. Can be set, and it is possible to respond to various system needs.
【0034】なお、この第1の変形例では、図11の入
力画像アドレスカウンタ55を2つのカウンタ55a、
55bから構成するようにしたが、具体的には、図6に
示す2ビットからなるブロック内主走査カウンタ61と
ブロック内副走査カウンタ62の他に、6ビットからな
りブロック内主走査カウンタとブロック内副走査カウン
タを用意しておき、これらを選択的に使用するように構
成するのが好ましい。この点に関しては、図11に示す
出力画像アドレスカウンタ56についても同様である。In the first modified example, the input image address counter 55 shown in FIG.
Although the configuration is made up of 55b, specifically, in addition to the 2-bit intra-block main scanning counter 61 and the intra-block sub-scanning counter 62 shown in FIG. It is preferable to prepare an internal sub-scanning counter and use it selectively. In this regard, the same applies to the output image address counter 56 shown in FIG.
【0035】次に、本発明の実施の形態の第2の変形例
について説明する。この第2の変形例は、図5の入力デ
ータ処理部52と、出力データ処理部53を、図13に
示すように構成し、画像データを画像メモリの1アドレ
スに対し、複数個となる4画素×4ラインのブロック単
位でまとめて扱うようにしたものである。すなわち、入
力データ処理部52は、図13に示すように、ラスタ/
ブロック変換部81、圧縮部82、ライトメモリI/F
(83)から構成される。これを詳述すると、ラスタ/
ブロック変換部81では、ラインメモリを4ライン分の
2セットを持ち、ラスタ形式でライン毎に入力される画
像データを4ライン分ためて、4画素×4ラインのブロ
ック単位で出力する。圧縮部82は、4画素×4ライン
の16画素の画像データに対し3/8固定長圧縮を行
い、3画素相当のデータ量の符号データに変換し出力す
る。ライトメモリI/F(83)は、複数段のバッファ
メモリを持ち、書き込むデータがそろった状態でアービ
タ54に対し、アクセス要求信号を出力し、許可信号に
応じて画像データバスにデータを出力する。Next, a second modification of the embodiment of the present invention will be described. In the second modification, the input data processing unit 52 and the output data processing unit 53 of FIG. 5 are configured as shown in FIG. 13, and a plurality of image data are stored for one address of the image memory. This is handled collectively in block units of pixels × 4 lines. That is, as shown in FIG.
Block conversion unit 81, compression unit 82, write memory I / F
(83). To elaborate this, the raster /
The block converter 81 has two sets of line memories for four lines, and outputs image data input for each line in a raster format for four lines, and outputs the image data in blocks of 4 pixels × 4 lines. The compression unit 82 performs / fixed-length compression on 16-pixel image data of 4 pixels × 4 lines, converts the data into code data having a data amount equivalent to 3 pixels, and outputs the code data. The write memory I / F (83) has a plurality of stages of buffer memories, outputs an access request signal to the arbiter 54 in a state where data to be written is completed, and outputs data to the image data bus according to the permission signal. .
【0036】出力データ処理部53は、図13に示すよ
うに、リードメモリI/F(84)、伸長部85、ブロ
ック内回転部86、ブロック/ラスタ変換部87から構
成される。これを詳述すると、リードメモリI/F(8
4)は、複数段のバッフアメモリを持ち、伸長部85に
出力するデータが空になった状態でアービタ54に対
し、アクセス要求信号を出力し、許可信号に応じて画像
データバスよりデータを取り込む。伸長部85は、上記
のように圧縮された符号データが入力されると、その符
号データを4画素×4ラインの16画素の画像データに
変換して出力する。ブロック内回転部86は、1ブロッ
ク毎に取り出され伸長された画像データに対し、回転角
度レジスタ64からの回転情報に応じて画素の並びを変
更する。ブロック/ラスタ変換部87では、ラインメモ
リを4ライン分の2セットを持ち、4画素×4ラインの
ブロック単位で入力される画像データを4ライン分ため
て、ラスタ形式でライン毎に出力する。The output data processing section 53 comprises a read memory I / F (84), a decompression section 85, an in-block rotation section 86, and a block / raster conversion section 87, as shown in FIG. More specifically, the read memory I / F (8
4) has a plurality of stages of buffer memories, outputs an access request signal to the arbiter 54 in a state where the data to be output to the decompression unit 85 is empty, and takes in data from the image data bus according to the permission signal. When the code data compressed as described above is input, the decompression unit 85 converts the code data into image data of 4 pixels × 4 lines of 16 pixels and outputs the image data. The in-block rotation unit 86 changes the arrangement of pixels in the image data extracted and expanded for each block in accordance with the rotation information from the rotation angle register 64. The block / raster conversion unit 87 has two sets of line memories for four lines, divides image data input in block units of 4 pixels × 4 lines for four lines, and outputs each line in a raster format.
【0037】このように、第2の変形例では、複数画素
を1アドレスに割り当てる構成としたので、画像メモリ
(RAM)のアクセス頻度が少なくなり、入出力する画
像データの転送レートの高速化に対応することが可能と
なる。また、画像メモリ46に記憶する画像データを画
像メモリ46に記憶する前に圧縮処理を行って符号化す
るようにしたので、入出力する画像データに対して画像
メモリ46に書込みまたは読み出しするデータ量を減少
できる。このため、入出力する画像データの転送レート
の高速化に対応可能となり、また画像メモリ46の記憶
容量が少なくすむことでローコスト化が可能となる。As described above, in the second modification, a plurality of pixels are assigned to one address, so that the frequency of access to the image memory (RAM) is reduced and the transfer rate of input / output image data is increased. It is possible to respond. Further, since the image data stored in the image memory 46 is encoded by performing compression processing before being stored in the image memory 46, the amount of data to be written to or read from the image memory 46 for input / output image data Can be reduced. For this reason, it is possible to cope with an increase in the transfer rate of input / output image data, and it is possible to reduce the cost by reducing the storage capacity of the image memory 46.
【0038】[0038]
【発明の効果】請求項1および請求項2記載の発明で
は、画像アドレスを2n ×2m のアドレス単位で分割
し、所定ビットからなる画像アドレスのうちの上位ビッ
ト側のアドレスを論理アドレスとして発生するととも
に、ブロック内主走査カウンタとブロック内副走査カウ
ンタとではその画像アドレスのうちの下位ビット側のア
ドレスをそれぞれ発生するようにした。このため、取り
扱う画像の縦横のサイズを任意に指定でき、これによっ
て無駄なくメモリを有効利用でき、かつ画像回転時も高
速ページモードを用いることが可能となる。According to the first and second aspects of the present invention, the image address is divided into 2 n × 2 m address units, and the upper bit address of the predetermined bit image address is set as the logical address. At the same time, the intra-block main scanning counter and the intra-block sub-scanning counter generate the lower bit address of the image address. For this reason, the vertical and horizontal sizes of the image to be handled can be arbitrarily specified, whereby the memory can be effectively used without waste, and the high-speed page mode can be used even when rotating the image.
【0039】請求項3記載の発明では、ブロック内主走
査カウンタはビット数が異なる複数のカウンタからな
り、これらのカウンタのうちから1つを選択自在とし、
かつ、ブロック副走査カウンタはビット数が異なる複数
のカウンタからなり、これらのカウンタのうちから1つ
を選択自在に構成した。このため、列アドレスのビット
数が異なるようなタイプの異なる画像メモリ(RAM)
に対しても柔軟に対応でき、また使用するシステムの画
像回転の頻度に応じて高速ページの連続アクセス数を設
定できるため、様々なシステムのニーズに対応すること
が可能となる。According to the third aspect of the present invention, the intra-block main scanning counter includes a plurality of counters having different numbers of bits, and one of these counters can be selected freely.
In addition, the block sub-scanning counter comprises a plurality of counters having different numbers of bits, and one of these counters can be freely selected. Therefore, a different type of image memory (RAM) having a different number of bits of the column address
, And the number of continuous high-speed page accesses can be set according to the frequency of image rotation of the system used, so that it is possible to meet the needs of various systems.
【0040】請求項4記載の発明では、画像メモリの1
アドレスに複数画素分のデータを記憶し、画像の回転角
度に応じて、そのデータ配列を画像メモリに記憶前また
は読み出し後に変更するようにした。このため、画像メ
モリのアクセス頻度を少なくし、入出力する画像データ
の転送レートの高速化に対応可能となる。According to the fourth aspect of the present invention, one of the image memories is used.
Data for a plurality of pixels is stored in the address, and the data array is changed before or after storage in the image memory according to the rotation angle of the image. For this reason, it is possible to reduce the access frequency of the image memory, and to cope with an increase in the transfer rate of input / output image data.
【0041】請求項5記載の発明では、画像メモリに記
憶する複数画素分のデータを記憶前にデータ圧縮処理を
行った後の符号データとした。このため、入出力する画
像データに対して画像メモリに記憶または読み出しする
データ量を減少でき、これにより入出力する画像データ
の転送レートの高速化に対応可能となり、また、メモリ
容量が減少してローコスト化が可能となる。According to the fifth aspect of the present invention, data of a plurality of pixels stored in the image memory is code data after data compression processing is performed before storage. Therefore, the amount of data to be stored in or read from the image memory with respect to the input / output image data can be reduced, whereby it is possible to cope with a higher transfer rate of the input / output image data, and the memory capacity decreases. Low cost can be achieved.
【図1】本発明の画像データ記憶処理装置をデジタル複
写機に適用した場合の全体構成を示す図である。FIG. 1 is a diagram showing an overall configuration when an image data storage processing device of the present invention is applied to a digital copying machine.
【図2】原稿台と原稿の関係を示す平面図である。FIG. 2 is a plan view showing a relationship between a document table and a document.
【図3】図1に示す記憶部の詳細な構成を示すブロック
図である。FIG. 3 is a block diagram showing a detailed configuration of a storage unit shown in FIG.
【図4】図1の読取部のIPUから出力される画像同期
信号を説明する図である。FIG. 4 is a diagram illustrating an image synchronization signal output from the IPU of the reading unit in FIG. 1;
【図5】図3に示すメモリ制御部の内部構成を示すブロ
ック図である。FIG. 5 is a block diagram showing an internal configuration of a memory control unit shown in FIG. 3;
【図6】図5に示す入力画像アドレスカウンタ(出力画
像アドレスカウンタ)の詳細な構成を示すブロック図で
ある。6 is a block diagram showing a detailed configuration of an input image address counter (output image address counter) shown in FIG.
【図7】2次元画像に対する画像メモリのアドレッシン
グの説明図である。FIG. 7 is an explanatory diagram of addressing of an image memory for a two-dimensional image.
【図8】ノーマルモードアクセスと高速ページモードア
クセスの場合のタイムチャートである。FIG. 8 is a time chart for normal mode access and high-speed page mode access.
【図9】メモリ制御部における入力処理のタイミングチ
ャートである。FIG. 9 is a timing chart of an input process in a memory control unit.
【図10】メモリ制御部における出力処理のタイミング
チャートである。FIG. 10 is a timing chart of an output process in a memory control unit.
【図11】本発明の実施の形態の第1の変形例の構成を
示すブロック図である。FIG. 11 is a block diagram showing a configuration of a first modification of the embodiment of the present invention.
【図12】第1の変形例により出力された画像アドレス
を示す図である。FIG. 12 is a diagram illustrating an image address output according to a first modified example.
【図13】本発明の実施の形態の第2の変形例の構成を
示すブロック図である。FIG. 13 is a block diagram showing a configuration of a second modification of the embodiment of the present invention.
1 読取部 2 画像形成部 4 記憶部 7 システム制御部 45 メモリ制御部 51 MPU 52 入力データ処理部 53 出力データ処理部 54 アービタ 55 入力画像アドレスカウンタ 56 出力画像アドレスカウンタ 57 アドレスセレクタ 58 アクセス制御回路 61 ブロック内主走査カウンタ 62 ブロック内副走査カウンタ 64 回転角度レジスタ 67 カウンタ 68 主走査長レジスタ 70 ベースアドレスレジスタ 73 加減算器 REFERENCE SIGNS LIST 1 reading unit 2 image forming unit 4 storage unit 7 system control unit 45 memory control unit 51 MPU 52 input data processing unit 53 output data processing unit 54 arbiter 55 input image address counter 56 output image address counter 57 address selector 58 access control circuit 61 Main scanning counter in block 62 Sub-scanning counter in block 64 Rotation angle register 67 Counter 68 Main scanning length register 70 Base address register 73 Adder / subtractor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H04N 1/387 H04N 1/41 B 1/41 G06F 15/66 350 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification symbol FI H04N 1/387 H04N 1/41 B 1/41 G06F 15/66 350
Claims (5)
と、所定のビットからなる画像アドレスを発生する画像
アドレス発生手段とを有し、前記アドレス発生手段から
出力される画像アドレスを行アドレスと列アドレスに分
けて前記画像メモリのアドレスを指定し、この指定され
る画像メモリのアドレスにラスタ形式で入力される画像
データを記憶し、この記憶した画像データを回転して読
み出し可能な画像データ記憶処理装置において、 前記画像アドレス発生手段は、 画像アドレスを2n ×2m のアドレス単位で分割して、
前記所定ビットからなる画像アドレスの上位(総ビット
数−(n+m))ビットを論理アドレスとして発生する
論理アドレス発生手段と、 画像の主走査方向に沿って1アドレス単位でカウント
し、前記画像アドレスの下位(n+m)ビット中のnビ
ットを出力するブロック内主走査カウンタと、 画像の副走査方向に沿って1アドレス単位でカウント
し、前記画像アドレスの下位(n+m)ビット中のmビ
ットを出力するブロック内副走査カウンタと、 を具備することを特徴とする画像データ記憶処理装置。1. An image memory capable of reading and writing image data, and image address generating means for generating an image address consisting of predetermined bits, wherein an image address output from the address generating means is a row address and a column address. An image data storage processing device that specifies an address of the image memory, stores image data input in a raster format at the specified address of the image memory, and rotates and reads the stored image data. In the above, the image address generating means divides the image address into 2 n × 2 m address units,
Logical address generating means for generating a higher-order (total number of bits- (n + m)) bits of the image address composed of the predetermined bits as a logical address; counting in units of one address along the main scanning direction of the image; A main scanning counter in a block that outputs n bits of the lower (n + m) bits, and counts in units of one address along the sub-scanning direction of the image, and outputs m bits of the lower (n + m) bits of the image address And a sub-scanning counter within the block.
ジスタと、 画像の回転角度を設定する回転角度レジスタと、 前記画像メモリを2次元とした場合の画像の主走査長を
設定する主走査長レジスタとを備え、 前記主走査長レジスタで設定されている主走査長に、前
記ブロック内副走査カウンタのオーバーフローまたはア
ンダーフローの回数を回数倍した値と、前記ブロック内
主走査カウンタのオーバーフローまたはアンダーフロー
の回数に応じたその回数値とを、前記回転角度レジスタ
で設定されている回転角度に応じて、前記ベースアドレ
スレジスタに設定されているベースアドレスに加算、ま
たは減算し、論理アドレスとして出力することを特徴と
する請求項1記載の画像データ記憶処置装置。2. The image processing apparatus according to claim 1, wherein the logical address generating means includes: a base address register for setting a logical address serving as a base; a rotation angle register for setting a rotation angle of the image; A main scanning length register for setting a scanning length, a value obtained by multiplying the number of times of overflow or underflow of the sub-scanning counter in the block by the main scanning length set in the main scanning length register, and the block The count value corresponding to the number of overflows or underflows of the inner main scanning counter is added to the base address set in the base address register, according to the rotation angle set in the rotation angle register, or 2. The image data storage process according to claim 1, wherein the image data is subtracted and output as a logical address. Apparatus.
が異なる複数のカウンタからなり、これらのカウンタの
うちから1つを選択自在とし、かつ、前記ブロック副走
査カウンタはビット数が異なる複数のカウンタからな
り、これらのカウンタのうちから1つを選択自在とした
ことを特徴とする請求項1または請求項2記載の画像デ
ータ記憶処理装置。3. The intra-block main scanning counter comprises a plurality of counters having different numbers of bits, and one of these counters can be freely selected, and the block sub-scanning counter comprises a plurality of counters having different numbers of bits. 3. The image data storage processing device according to claim 1, wherein one of said counters is freely selectable.
のデータを記憶し、前記回転角度レジスタに設定される
回転角度に応じて、そのデータの配列を前記画像メモリ
に書き込み前または読み出し後に変更することを特徴と
する請求項1記載の画像データ記憶処理装置。4. An image memory for storing data of a plurality of pixels at one address, and changing an arrangement of the data before or after writing to the image memory according to a rotation angle set in the rotation angle register. 2. The image data storage processing device according to claim 1, wherein:
ータは、前記画像メモリに記憶前にデータ圧縮処理を行
った後の符号データとすることを特徴とする請求項4記
載の画像データ記憶処理装置。5. The image data storage according to claim 4, wherein the data for a plurality of pixels stored in the image memory is code data after a data compression process is performed before the image data is stored in the image memory. Processing equipment.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9220936A JPH1155484A (en) | 1997-07-31 | 1997-07-31 | Image data storage processing unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9220936A JPH1155484A (en) | 1997-07-31 | 1997-07-31 | Image data storage processing unit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1155484A true JPH1155484A (en) | 1999-02-26 |
Family
ID=16758887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9220936A Pending JPH1155484A (en) | 1997-07-31 | 1997-07-31 | Image data storage processing unit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1155484A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010086919A1 (en) * | 2009-01-27 | 2010-08-05 | パナソニック株式会社 | Memory access device and techniques related thereto |
-
1997
- 1997-07-31 JP JP9220936A patent/JPH1155484A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010086919A1 (en) * | 2009-01-27 | 2010-08-05 | パナソニック株式会社 | Memory access device and techniques related thereto |
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