JPH1155155A - アンテナインターフェース - Google Patents
アンテナインターフェースInfo
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- JPH1155155A JPH1155155A JP21323297A JP21323297A JPH1155155A JP H1155155 A JPH1155155 A JP H1155155A JP 21323297 A JP21323297 A JP 21323297A JP 21323297 A JP21323297 A JP 21323297A JP H1155155 A JPH1155155 A JP H1155155A
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Abstract
(57)【要約】
【課題】 小型で適切な整合をもつアンテナインターフ
ェースを提供すること。 【解決手段】 アンテナ接続点である入出力ポート１４
と送信信号を生成する送信側混合器２との間に送信信号
の整合をとって入出力ポートに供給する送信側整合手段
を備える。また入出力ポートを経て受信した受信信号を
処理するための受信側混合器１８と入出力ポートとの間
に受信信号の整合をとって受信側混合器に供給する受信
側整合手段を備える。送信側整合手段は送信側共振回路
（１０，１１）を有する。受信側整合手段は受信側共振
回路（５，７）を有する。制御システム１５は送信側共
振回路及び受信側共振回路のうちのいずれか一方のみを
動作状態にする。
ェースを提供すること。 【解決手段】 アンテナ接続点である入出力ポート１４
と送信信号を生成する送信側混合器２との間に送信信号
の整合をとって入出力ポートに供給する送信側整合手段
を備える。また入出力ポートを経て受信した受信信号を
処理するための受信側混合器１８と入出力ポートとの間
に受信信号の整合をとって受信側混合器に供給する受信
側整合手段を備える。送信側整合手段は送信側共振回路
（１０，１１）を有する。受信側整合手段は受信側共振
回路（５，７）を有する。制御システム１５は送信側共
振回路及び受信側共振回路のうちのいずれか一方のみを
動作状態にする。
Description
【０００１】
【発明の属する技術分野】本発明はアンテナインターフ
ェースに関する。
ェースに関する。
【０００２】
【従来の技術】図４は従来例の構成を示す。図４におい
て、アップコンバーターとして働く混合器２４は整合回
路２５の一端に接続されている。整合回路２５はその他
端を切換回路２６に接続されている。切換回路２６はそ
の入出力ポートの一つをアンテナポート２７に接続され
ている。切換回路２６の他のポートは他の整合回路２８
の一端に接続されている。整合回路２８の他端はダウン
コンバーターとして働く混合器２９のポートに接続され
ている。
て、アップコンバーターとして働く混合器２４は整合回
路２５の一端に接続されている。整合回路２５はその他
端を切換回路２６に接続されている。切換回路２６はそ
の入出力ポートの一つをアンテナポート２７に接続され
ている。切換回路２６の他のポートは他の整合回路２８
の一端に接続されている。整合回路２８の他端はダウン
コンバーターとして働く混合器２９のポートに接続され
ている。
【０００３】アップ変換が必要とされるときには、混合
器２９が非動作状態とされ、かつ切換回路２６がアップ
変換状態にセットされる。ダウン変換が必要とされると
きには、混合器２４が非動作状態とされ、かつ切換回路
２６がダウン変換状態にセットされる。（”ＲＥＣＥＮ
Ｔ ＡＣＴＩＶＩＴＩＥＳ ＯＮ ＭＩＬＬＩＭＥＴＥ
Ｒ ＷＡＶＥ ＩＮＤＯＯＲ ＬＡＮ ＳＹＳＴＥＭ
ＤＥＶＥＬＯＰＭＥＮＴ ＩＮ ＪＡＰＡＮ”， Ｙｕ
ｋｉｏ Ｔａｋｉｍｏｔｏ， ＩＥＥＥＭＴＴＳ １９
９５参照）
器２９が非動作状態とされ、かつ切換回路２６がアップ
変換状態にセットされる。ダウン変換が必要とされると
きには、混合器２４が非動作状態とされ、かつ切換回路
２６がダウン変換状態にセットされる。（”ＲＥＣＥＮ
Ｔ ＡＣＴＩＶＩＴＩＥＳ ＯＮ ＭＩＬＬＩＭＥＴＥ
Ｒ ＷＡＶＥ ＩＮＤＯＯＲ ＬＡＮ ＳＹＳＴＥＭ
ＤＥＶＥＬＯＰＭＥＮＴ ＩＮ ＪＡＰＡＮ”， Ｙｕ
ｋｉｏ Ｔａｋｉｍｏｔｏ， ＩＥＥＥＭＴＴＳ １９
９５参照）
【０００４】
【発明が解決しようとする課題】上述した従来例の第１
の問題点は、多くのスペースを消費し、そして集積化す
る場合にコストが使用スペースに比例して上昇すること
である。その理由は次のとおりである。トランシーバー
は、アンテナに接続される切換回路に整合した二つの出
力を混合器のＲＦ側に備えるように設計されるが、この
構成はブランチの各々においてデバイスを共有しないた
め、各混合器と一般に大きくなりがちの切換回路とに匹
敵した一つの集合体となり、大型になってしまう。
の問題点は、多くのスペースを消費し、そして集積化す
る場合にコストが使用スペースに比例して上昇すること
である。その理由は次のとおりである。トランシーバー
は、アンテナに接続される切換回路に整合した二つの出
力を混合器のＲＦ側に備えるように設計されるが、この
構成はブランチの各々においてデバイスを共有しないた
め、各混合器と一般に大きくなりがちの切換回路とに匹
敵した一つの集合体となり、大型になってしまう。
【０００５】第２の問題点は、動作周波数に整合する周
波数をチップ上にトリガするのは既存の技術では不可能
であることである。その理由は、複数の整合回路が固定
値を持つので、整合が得られる周波数が固定されること
である。
波数をチップ上にトリガするのは既存の技術では不可能
であることである。その理由は、複数の整合回路が固定
値を持つので、整合が得られる周波数が固定されること
である。
【０００６】それ故に本発明の課題は、従来の構成の欠
点を解消し、小型で適切な整合をもつアンテナインター
フェースを提供することにある。
点を解消し、小型で適切な整合をもつアンテナインター
フェースを提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、アンテ
ナ接続点である入出力ポートと、送信信号を生成する送
信側混合器と、前記送信側混合器及び前記入出力ポート
間に接続され前記送信信号の整合をとって前記入出力ポ
ートに供給する送信側整合手段と、前記入出力ポートを
経て受信した受信信号を処理するための受信側混合器
と、前記受信側混合器及び前記入出力ポート間に接続さ
れ前記受信信号の整合をとって前記受信側混合器に供給
する受信側整合手段と、制御システムとを含み、前記送
信側整合手段は送信側共振回路を有し、前記受信側整合
手段は受信側共振回路を有し、前記制御システムは前記
送信側共振回路及び前記受信側共振回路のうちのいずれ
か一方のみを動作状態にするものであることを特徴とす
るアンテナインターフェースが得られる。
ナ接続点である入出力ポートと、送信信号を生成する送
信側混合器と、前記送信側混合器及び前記入出力ポート
間に接続され前記送信信号の整合をとって前記入出力ポ
ートに供給する送信側整合手段と、前記入出力ポートを
経て受信した受信信号を処理するための受信側混合器
と、前記受信側混合器及び前記入出力ポート間に接続さ
れ前記受信信号の整合をとって前記受信側混合器に供給
する受信側整合手段と、制御システムとを含み、前記送
信側整合手段は送信側共振回路を有し、前記受信側整合
手段は受信側共振回路を有し、前記制御システムは前記
送信側共振回路及び前記受信側共振回路のうちのいずれ
か一方のみを動作状態にするものであることを特徴とす
るアンテナインターフェースが得られる。
【０００８】好ましくは、前記制御システムは前記送信
側混合器及び前記受信側混合器のうちのいずれか一方の
みを前記前記送信側共振回路及び前記受信側共振回路の
状態に対応して動作状態にするものである。
側混合器及び前記受信側混合器のうちのいずれか一方の
みを前記前記送信側共振回路及び前記受信側共振回路の
状態に対応して動作状態にするものである。
【０００９】好ましくは、前記送信側共振回路及び前記
受信側共振回路の各々は自己インダクタンスとＦＥＴと
を含み、前記制御システムは前記ＦＥＴのベース電圧を
制御するものである。
受信側共振回路の各々は自己インダクタンスとＦＥＴと
を含み、前記制御システムは前記ＦＥＴのベース電圧を
制御するものである。
【００１０】好ましくは、前記ＦＥＴは複数個並列に接
続されたものであり、前記制御システムは前記複数のＦ
ＥＴの各々の各ベース電圧を制御するものである。
続されたものであり、前記制御システムは前記複数のＦ
ＥＴの各々の各ベース電圧を制御するものである。
【００１１】前記送信側共振回路及び前記受信側共振回
路の各々はトランスミッションラインとＦＥＴとを含
み、前記制御システムは前記ＦＥＴのベース電圧を制御
するものであってもよい。
路の各々はトランスミッションラインとＦＥＴとを含
み、前記制御システムは前記ＦＥＴのベース電圧を制御
するものであってもよい。
【００１２】本発明によれば、混合器（２）のポート
（１）を整合回路（３）を介して接続点（４）に接続
し、この接続点（４）に自己インダクタンス（５）を電
圧供給源（６）に至るように接続し、ＦＥＴ（１）のソ
ース端子をグランドに接続し、接続点（４）を整合回路
（９）を介して接続点（８）に接続し、この接続点
（８）を自己インダクタンス（１０）とＦＥＴ（１２）
のドレイン端子とに接続し、自己インダクタンス（１
０）を電圧供給源（１２）に接続し、ＦＥＴ２（１１）
のソース端子をグランドに接続し、接続点（８）を整合
回路（１３）を介して、アンテナ接続点であるポート
（１４）に接続し、ＦＥＴ（７）のゲートをインバータ
ー（１６）を通して制御システム（１５）に接続し、Ｆ
ＥＴ（１１）のゲートを直接に制御システム（１５）に
接続し、オンオフする混合器（２）及び混合器（１８）
に制御システム（１５）に接続し、混合器（１８）のポ
ート（１７）を整合回路（２０）を介して接続点（４）
に接続し、しかも混合器（２）及び混合器（１８）をそ
れらの第３のポート上で局部オシレーター（２１）に接
続していることを特徴とするアンテナインターフェース
が得られる。
（１）を整合回路（３）を介して接続点（４）に接続
し、この接続点（４）に自己インダクタンス（５）を電
圧供給源（６）に至るように接続し、ＦＥＴ（１）のソ
ース端子をグランドに接続し、接続点（４）を整合回路
（９）を介して接続点（８）に接続し、この接続点
（８）を自己インダクタンス（１０）とＦＥＴ（１２）
のドレイン端子とに接続し、自己インダクタンス（１
０）を電圧供給源（１２）に接続し、ＦＥＴ２（１１）
のソース端子をグランドに接続し、接続点（８）を整合
回路（１３）を介して、アンテナ接続点であるポート
（１４）に接続し、ＦＥＴ（７）のゲートをインバータ
ー（１６）を通して制御システム（１５）に接続し、Ｆ
ＥＴ（１１）のゲートを直接に制御システム（１５）に
接続し、オンオフする混合器（２）及び混合器（１８）
に制御システム（１５）に接続し、混合器（１８）のポ
ート（１７）を整合回路（２０）を介して接続点（４）
に接続し、しかも混合器（２）及び混合器（１８）をそ
れらの第３のポート上で局部オシレーター（２１）に接
続していることを特徴とするアンテナインターフェース
が得られる。
【００１３】
【発明の実施の形態】図１を参照して、本発明の実施の
第１の形態に係るアンテナインターフェースについて説
明する。オンオフする送信側混合器２のポート１は整合
回路３を介して接続点４に接続されている。接続点４と
電源供給端６との間に自己インダクタ５が接続されてい
る。接続点４にはまたＦＥＴ７のドレインが接続されて
いる。接続点４と接続点８との間には整合回路９が接続
されている。接続点８と電源供給端１２との間には自己
インダクタ１０が接続されている。接続点８にはまたＦ
ＥＴ１１のドレインが接続されている。接続点８と入出
力ポート１４との間には整合回路１３が接続されてい
る。ＦＥＴ７のゲートはインバータ１６を介して制御シ
ステム１５に接続され、またＦＥＴ１１のゲートは制御
システム１５に直接に接続されている。制御システム１
５はまた、混合器２及び１８に接続されこれらの動作を
制御する。オンオフする受信側混合器１８のポート１７
は整合回路２０を介して整合回路３と接続点４との間に
接続されている。混合器２及び１８には局部オシレータ
ー２１が接続されている。
第１の形態に係るアンテナインターフェースについて説
明する。オンオフする送信側混合器２のポート１は整合
回路３を介して接続点４に接続されている。接続点４と
電源供給端６との間に自己インダクタ５が接続されてい
る。接続点４にはまたＦＥＴ７のドレインが接続されて
いる。接続点４と接続点８との間には整合回路９が接続
されている。接続点８と電源供給端１２との間には自己
インダクタ１０が接続されている。接続点８にはまたＦ
ＥＴ１１のドレインが接続されている。接続点８と入出
力ポート１４との間には整合回路１３が接続されてい
る。ＦＥＴ７のゲートはインバータ１６を介して制御シ
ステム１５に接続され、またＦＥＴ１１のゲートは制御
システム１５に直接に接続されている。制御システム１
５はまた、混合器２及び１８に接続されこれらの動作を
制御する。オンオフする受信側混合器１８のポート１７
は整合回路２０を介して整合回路３と接続点４との間に
接続されている。混合器２及び１８には局部オシレータ
ー２１が接続されている。
【００１４】混合器２からアンテナへ送信するとき、Ｆ
ＥＴ７はオフにセットされ、ＦＥＴ１１はオンにセット
される。混合器１８のみが非動作状態にされる。整合回
路１３、ＦＥＴ１１とこれに並列な自己インダクタンス
１０とからなる送信側共振回路、整合回路９、自己イン
ダクタンス５、及び整合回路３により混合器２の出力の
整合をとる送信側整合手段を構成する。
ＥＴ７はオフにセットされ、ＦＥＴ１１はオンにセット
される。混合器１８のみが非動作状態にされる。整合回
路１３、ＦＥＴ１１とこれに並列な自己インダクタンス
１０とからなる送信側共振回路、整合回路９、自己イン
ダクタンス５、及び整合回路３により混合器２の出力の
整合をとる送信側整合手段を構成する。
【００１５】アンテナから混合器１８に受信するとき、
ＦＥＴ７はオンにセットされ、ＦＥＴ１１はオフにセッ
トされる。混合器２が非動作状態にされる。整合回路１
３、自己インダクタ１０、整合回路９、ＦＥＴ７とこれ
に並列な自己インダクタンス５とからなる受信側共振回
路、及び整合回路２０により混合器１８の入力の整合を
とる受信側整合手段を構成する。ＦＥＴ７及びＦＥＴ１
１には制御システム１５から反対の信号、または整合に
適した構成の信号が与えられる。
ＦＥＴ７はオンにセットされ、ＦＥＴ１１はオフにセッ
トされる。混合器２が非動作状態にされる。整合回路１
３、自己インダクタ１０、整合回路９、ＦＥＴ７とこれ
に並列な自己インダクタンス５とからなる受信側共振回
路、及び整合回路２０により混合器１８の入力の整合を
とる受信側整合手段を構成する。ＦＥＴ７及びＦＥＴ１
１には制御システム１５から反対の信号、または整合に
適した構成の信号が与えられる。
【００１６】ＦＥＴ７がオン状態にあるとき、等価キャ
パシタ（ＣＦＥＴ）がＦＥＴ７のソースとドレインとの
間に発生する。この等価キャパシタは次の数１式で決ま
る周波数Ｆで自己インダクタ５のインダクタンスＬ１と
共振するものである。
パシタ（ＣＦＥＴ）がＦＥＴ７のソースとドレインとの
間に発生する。この等価キャパシタは次の数１式で決ま
る周波数Ｆで自己インダクタ５のインダクタンスＬ１と
共振するものである。
【００１７】
【数１】Ｌ１＊ＣＦＥＴ＊４＊ｐｉ2 ＊Ｆ2 ＝１ ここでｐｉは円周率である。
【００１８】ＦＥＴ１１がオフになると同時に、自己イ
ンダクタ１０のインダクタンスＬ２とＦＥＴ１１の等価
キャパシタとにより定まる共振は有効に作用しない。こ
のときには、整合器３、９、１３、２０はマイクロスト
リップラインに相当し、したがって一般に５０オームの
アンテナを接続するための入出力ポート１４がマイクロ
ストリップライン（１３）を通して接続点８に接続さ
れ、接続点８がマイクロストリップライン（９）を通し
て接続点４に接続され、そして接続点４がマイクロスト
リップライン（３）を通して混合器２のポート１に接続
されるか、マイクロストリップライン（２０）を通して
混合器１８のポート１７に接続された状態と見做し得
る。それから、ＦＥＴ７及び１１の一方又は他方のスイ
ッチングによりパスが一方又は他方に形成される。
ンダクタ１０のインダクタンスＬ２とＦＥＴ１１の等価
キャパシタとにより定まる共振は有効に作用しない。こ
のときには、整合器３、９、１３、２０はマイクロスト
リップラインに相当し、したがって一般に５０オームの
アンテナを接続するための入出力ポート１４がマイクロ
ストリップライン（１３）を通して接続点８に接続さ
れ、接続点８がマイクロストリップライン（９）を通し
て接続点４に接続され、そして接続点４がマイクロスト
リップライン（３）を通して混合器２のポート１に接続
されるか、マイクロストリップライン（２０）を通して
混合器１８のポート１７に接続された状態と見做し得
る。それから、ＦＥＴ７及び１１の一方又は他方のスイ
ッチングによりパスが一方又は他方に形成される。
【００１９】ＦＥＴは０ボルトと１ボルトとの間のバイ
アスで動作するので、論理制御器よりなる制御は混合器
２及び１８を接続している。これらの混合器はそれぞれ
動作するようにバイアスされるか動作させないかを決め
ることで、全ての場合に良い整合を持たせることに多く
の可能性を与える。混合器２がオフされるとそのポート
１は開回路を提供し回路を休息させ、その適合は混合器
１８のポートにもなされる。この逆もまた起こる。
アスで動作するので、論理制御器よりなる制御は混合器
２及び１８を接続している。これらの混合器はそれぞれ
動作するようにバイアスされるか動作させないかを決め
ることで、全ての場合に良い整合を持たせることに多く
の可能性を与える。混合器２がオフされるとそのポート
１は開回路を提供し回路を休息させ、その適合は混合器
１８のポートにもなされる。この逆もまた起こる。
【００２０】図２を参照して、本発明の実施の第２の形
態に係るアンテナインターフェースについて説明する。
同様な部分には同じ符号を付し説明を省略する。このア
ンテナインターフェースにおいては、接続点４及び８に
夫々複数のＦＥＴ７，７ｂ及び１１、１１ｂを接続して
いる。ＦＥＴ７，７ｂはゲートを通して互いに接続され
ている。ＦＥＴ１１，１１ｂはゲートを通して互いに接
続されている。この場合には、ＦＥＴ７，７ｂ及び１
１、１１ｂの等価キャパシタの容量は夫々合計される。
また共振周波数は等価キャパシタの容量の合計をもって
上記の数１式で計算される。
態に係るアンテナインターフェースについて説明する。
同様な部分には同じ符号を付し説明を省略する。このア
ンテナインターフェースにおいては、接続点４及び８に
夫々複数のＦＥＴ７，７ｂ及び１１、１１ｂを接続して
いる。ＦＥＴ７，７ｂはゲートを通して互いに接続され
ている。ＦＥＴ１１，１１ｂはゲートを通して互いに接
続されている。この場合には、ＦＥＴ７，７ｂ及び１
１、１１ｂの等価キャパシタの容量は夫々合計される。
また共振周波数は等価キャパシタの容量の合計をもって
上記の数１式で計算される。
【００２１】異なる目的のため、容量は複数の異なるタ
イプのＦＥＴを使用することでトリガされ得る。
イプのＦＥＴを使用することでトリガされ得る。
【００２２】図３を参照して、本発明の実施の第３の形
態に係るアンテナインターフェースについて説明する。
同様な部分には同じ符号を付し説明を省略する。このア
ンテナインターフェースにおいては、図１における自己
インダクタンス５，１０の代わりにトランスミッション
ライン２２，２３を用いている。このように許容される
寸法をもつならばストリップラインを用いることもでき
る。また、いくつかの特別なケースとして、スパイラル
インダクター又は不連続構成にされたインダクタンスも
使用し得る。
態に係るアンテナインターフェースについて説明する。
同様な部分には同じ符号を付し説明を省略する。このア
ンテナインターフェースにおいては、図１における自己
インダクタンス５，１０の代わりにトランスミッション
ライン２２，２３を用いている。このように許容される
寸法をもつならばストリップラインを用いることもでき
る。また、いくつかの特別なケースとして、スパイラル
インダクター又は不連続構成にされたインダクタンスも
使用し得る。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
小型で適切な整合をもつアンテナインターフェースを提
供することができる。
小型で適切な整合をもつアンテナインターフェースを提
供することができる。
【図１】本発明の実施の第１の形態に係るアンテナイン
ターフェースのブロック図。
ターフェースのブロック図。
【図２】本発明の実施の第２の形態に係るアンテナイン
ターフェースのブロック図。
ターフェースのブロック図。
【図３】本発明の実施の第３の形態に係るアンテナイン
ターフェースのブロック図。
ターフェースのブロック図。
【図４】従来のアンテナインターフェースのブロック
図。
図。
１ ポート ２ 送信側混合器 ３ 整合回路 ４ 接続点 ５ 自己インダクタンス ６ 電源供給端 ７ ＦＥＴ ７ｂ ＦＥＴ ８ 接続点 ９ 整合回路 １０ 自己インダクタンス １１ ＦＥＴ １１ｂ ＦＥＴ １２ 電源供給端 １３ 整合回路 １４ ポート １５ 制御システム １６ インバーター １７ ポート １８ 受信側混合器 ２１ 局部オシレーター ２２ トランスミッションライン ２３ トランスミッションライン
Claims (6)
- 【請求項１】 アンテナ接続点である入出力ポートと、
送信信号を生成する送信側混合器と、前記送信側混合器
及び前記入出力ポート間に接続され前記送信信号の整合
をとって前記入出力ポートに供給する送信側整合手段
と、前記入出力ポートを経て受信した受信信号を処理す
るための受信側混合器と、前記受信側混合器及び前記入
出力ポート間に接続され前記受信信号の整合をとって前
記受信側混合器に供給する受信側整合手段と、制御シス
テムとを含み、前記送信側整合手段は送信側共振回路を
有し、前記受信側整合手段は受信側共振回路を有し、前
記制御システムは前記送信側共振回路及び前記受信側共
振回路のうちのいずれか一方のみを動作状態にするもの
であることを特徴とするアンテナインターフェース。 - 【請求項２】 前記制御システムは前記送信側混合器及
び前記受信側混合器のうちのいずれか一方のみを前記前
記送信側共振回路及び前記受信側共振回路の状態に対応
して動作状態にするものである請求項１記載のアンテナ
インターフェース。 - 【請求項３】 前記送信側共振回路及び前記受信側共振
回路の各々は自己インダクタンスとＦＥＴとを含み、前
記制御システムは前記ＦＥＴのベース電圧を制御するも
のである請求項１又は２記載のアンテナインターフェー
ス。 - 【請求項４】 前記ＦＥＴは複数個並列に接続されたも
のであり、前記制御システムは前記複数のＦＥＴの各々
の各ベース電圧を制御するものである請求項３記載のア
ンテナインターフェース。 - 【請求項５】 前記送信側共振回路及び前記受信側共振
回路の各々はトランスミッションラインとＦＥＴとを含
み、前記制御システムは前記ＦＥＴのベース電圧を制御
するものである請求項１又は２記載のアンテナインター
フェース。 - 【請求項６】 混合器（２）のポート（１）を整合回路
（３）を介して接続点（４）に接続し、この接続点
（４）に自己インダクタンス（５）を電圧供給源（６）
に至るように接続し、ＦＥＴ（１）のソース端子をグラ
ンドに接続し、接続点（４）を整合回路（９）を介して
接続点（８）に接続し、この接続点（８）を自己インダ
クタンス（１０）とＦＥＴ（１２）のドレイン端子とに
接続し、自己インダクタンス（１０）を電圧供給源（１
２）に接続し、ＦＥＴ２（１１）のソース端子をグラン
ドに接続し、接続点（８）を整合回路（１３）を介し
て、アンテナ接続点であるポート（１４）に接続し、Ｆ
ＥＴ（７）のゲートをインバーター（１６）を通して制
御システム（１５）に接続し、ＦＥＴ（１１）のゲート
を直接に制御システム（１５）に接続し、オンオフする
混合器（２）及び混合器（１８）に制御システム（１
５）に接続し、混合器（１８）のポート（１７）を整合
回路（２０）を介して接続点（４）に接続し、しかも混
合器（２）及び混合器（１８）をそれらの第３のポート
上で局部オシレーター（２１）に接続していることを特
徴とするアンテナインターフェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21323297A JPH1155155A (ja) | 1997-08-07 | 1997-08-07 | アンテナインターフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21323297A JPH1155155A (ja) | 1997-08-07 | 1997-08-07 | アンテナインターフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155155A true JPH1155155A (ja) | 1999-02-26 |
Family
ID=16635726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21323297A Pending JPH1155155A (ja) | 1997-08-07 | 1997-08-07 | アンテナインターフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1155155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013047357A1 (ja) * | 2011-09-26 | 2013-04-04 | 株式会社村田製作所 | 高周波モジュール、送信フィルタモジュール、受信フィルタモジュール |
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1997
- 1997-08-07 JP JP21323297A patent/JPH1155155A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013047357A1 (ja) * | 2011-09-26 | 2013-04-04 | 株式会社村田製作所 | 高周波モジュール、送信フィルタモジュール、受信フィルタモジュール |
| JPWO2013047357A1 (ja) * | 2011-09-26 | 2015-03-26 | 株式会社村田製作所 | 高周波モジュール、送信フィルタモジュール、受信フィルタモジュール |
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