JPH1153491A - データキャリアシステム - Google Patents

データキャリアシステム

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JPH1153491A
JPH1153491A JP9214718A JP21471897A JPH1153491A JP H1153491 A JPH1153491 A JP H1153491A JP 9214718 A JP9214718 A JP 9214718A JP 21471897 A JP21471897 A JP 21471897A JP H1153491 A JPH1153491 A JP H1153491A
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circuit
unit
signal
capacitor
signal processing
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JP9214718A
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Hidekazu Ishii
英一 石井
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Nippon Steel Corp
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Publication date
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Abstract

(57)【要約】 【課題】 信号処理部の電源となるキャパシタの容量
を、他の回路部分とともに１チップ化できる程度に小さ
くすることができるデータキャリアシステムを提供す
る。 【解決手段】 信号処理回路１０に搬送波が送信されな
い非給電期間中は動作を一時的に停止し、搬送波が送ら
れてきたときは再び動作を開始するというスリープ動作
を行わせる。スリープ動作を行わせるために、信号処理
回路１０のための電源部１とは別に、ダイオードＤ2 、
キャパシタＣ2 、抵抗Ｒ2 からなる電源部２を設ける。
ここで、電源部２のキャパシタＣ2 と抵抗Ｒ2 で決まる
時定数Ｃ2Ｒ2 は、電源部１のキャパシタＣ1 と抵抗Ｒ
1 で決まる時定数Ｃ1 Ｒ1 よりも小さく設定してある
（Ｃ1 Ｒ1 ＞Ｃ2 Ｒ2 ）。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プリペイドカード
として用いられるＩＣカードや在庫商品の仕訳けなどに
用いられるタグのように、データキャリアが親機から送
られる搬送波を介して電源の供給を受け、データキャリ
アと親機が非接触でデータの授受を行うことができるデ
ータキャリアシステムに関する。
【０００２】
【従来の技術】図１４は、従来のデータキャリアシステ
ムのデータキャリア側の回路構成の概略を示したブロッ
ク図である。同図において、キャパシタＣ10及びコイル
Ｌ10から構成されるＬＣ共振回路５０は、データキャリ
アシステムの親機側の送信部であり、キャパシタＣ15及
びコイルＬ15からなるＬＣ共振回路６０は、データキャ
リア側の送受信部である。親機側のＬＣ共振回路５０
は、搬送波をディジタル信号でＡＳＫ変調して送信す
る。データキャリア側のＬＣ共振回路６０は、この搬送
波を周波数選択して受信する。
【０００３】受信された信号は、ダイオードＤ20及びキ
ャパシタＣ20によって整流され平滑化される。また、キ
ャパシタＣ20にチャージされた電力が、信号処理回路６
１、過電圧防止回路６２、送信回路６３のための電力と
して用いられる。一方、クロック生成回路７１は、搬送
波を整流し、波形成形して、クロックパルスを生成し、
これをクロック信号として信号処理回路６１に供給す
る。ＡＳＫ変調は、搬送波を振幅変調してディジタル信
号を送る方式のため、搬送波の振幅が非常に小さくなる
期間がある。データキャリアは搬送波を介して電力の供
給を受けるため、搬送波の振幅が小さい期間は、非給電
期間となる。
【０００４】しかしながら、ディジタル回路である信号
処理回路６１は、非給電期間も動作しており、内部に記
憶されたデータも保持しておく必要がある。また、非給
電期間から給電期間に切り換わったときに、直ちに過電
圧防止回路６２、送信回路６３等に電力を供給する必要
がある。非給電期間においては、キャパシタＣ２０にチ
ャージされた電力をキャパシタＣ２０に接続された内部
回路で消費することになる。このとき、キャパシタＣ２
０にチャージされた電荷の減少はキャパシタＣ２０に接
続された内部の負荷回路のインピーダンスとキャパシタ
Ｃ２０の容量で決まる時定数に依存することになる。電
源として非給電期間も安定して電力を供給するために
は、この時定数を大きくする必要がある。そのために
は、キャパシタＣ２０として、１００ｐＦを超える程度
の十分大きな容量のものを使う必要がある。
【０００５】図１４において、信号処理回路６１、過電
圧防止回路６２、送信回路６３、クロック生成回路７
１、ダイオードＤ20については、集積回路として１チッ
プ化されているが、キャパシタＣ20については、容量が
大きいため、他の回路部分と共に１チップＩＣに組み込
むことは困難である。このため、キャパシタＣ20につい
ては、同調回路６０のコイルＬ20及びキャパシタＣ20と
ともに、ディスクリート部品を外付けして回路を構成し
ていた。
【０００６】
【発明が解決しようとする課題】しかしながら、キャパ
シタＣ20を外付けとすると、製造コストが上昇する。デ
ータキャリアは、特に、ＩＣカードなど、低コストの要
請が高いものに対して適用されることが多い。このた
め、キャパシタＣ20を他の回路部分とともにＩＣに１チ
ップ化して欲しいという要請が強かった。
【０００７】本発明は、上記事情に基づいてなされたも
のであり、信号処理部の電源となるキャパシタの容量
を、他の回路部分とともに１チップ化できる程度に小さ
くすることができるデータキャリアシステムを提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの請求項１記載の発明は、データキャリアが、親機か
ら送信される搬送波を介して電力の供給を受け、ＡＳＫ
変調された前記搬送波を復調してディジタル信号を受信
するとともに、信号処理後に前記親機に対してディジタ
ル信号を送信する機能を有するデータキャリアシステム
において、前記親機との間でやり取りするデータを処理
するデータキャリア側の信号処理部と、前記親機に対し
てデータを送信するデータキャリア側の送信部と、搬送
波に基づいて前記信号処理部に電力を供給するととも
に、搬送波が供給されない非給電期間中も前記信号処理
部への電力の供給を継続する第一の電源部と、非給電期
間を検出し、検出信号を出力する非給電期間検出部と、
前記非給電期間検出部からの信号に基づき、給電期間中
は前記信号処理部へクロック信号を供給し、非給電期間
中は前記信号処理部へのクロック信号の供給を停止する
クロック信号発生部と、を具備することを特徴とする。
【０００９】請求項２記載の発明は、請求項１記載の発
明において、前記第一の電源部は、前記搬送波を整流す
る第一の整流手段と、前記搬送波を整流した電流でチャ
ージされる第一のキャパシタとを有し、前記非給電期間
検出部は、前記第一のキャパシタの端子間電圧を検出す
る電圧検出手段と、前記搬送波を整流する第二の整流手
段と、前記第二の整流手段に接続され、第二のキャパシ
タと前記第二のキャパシタの端子間に接続された抵抗と
を有する時定数回路と、前記電圧検出手段の出力と前記
時定数回路の出力を比較する比較手段を有し、前記比較
手段の出力を前記検出信号とすることを特徴とする。
【００１０】請求項３記載の発明は、請求項２記載の発
明において、前記時定数回路の時定数が、前記第一のキ
ャパシタと前記第一のキャパシタに接続された回路のイ
ンピーダンスで決定される時定数よりも小さく設定され
ていることを特徴とする。請求項４記載の発明は、請求
項１，２又は３記載の発明において、前記クロック信号
発生部は、前記搬送波を整流する第三の整流手段を備
え、整流した信号を前記クロック信号として出力するこ
とを特徴とする。
【００１１】請求項５記載の発明は、請求項４記載の発
明において、前記クロック信号発生部の出力と前記検出
信号の論理積を前記クロック信号として前記信号処理回
路へ供給することを特徴とする。請求項６記載の発明
は、請求項１，２又は３記載の発明において、前記クロ
ック信号発生部は、前記非給電期間検出部の非給電期間
検出信号を制御信号として、マルチバイブレータ回路の
発振出力の前記信号処理回路への供給を制御することを
特徴とする。
【００１２】請求項７記載の発明は、請求項１記載の発
明において、前記第一の電源部とは独立に設けられた、
前記送信部に電力を供給する第二の電源部を備えたこと
を特徴とする。本発明は、上記より、非給電期間中は信
号処理部へクロック信号の供給を停止することにより非
給電期間中の信号処理部の動作を停止させ信号処理部の
電流消費を少なく抑え、更に、送信部に電力を供給する
第二の電源部を、信号処理部に電力を供給する第一の電
源部とは別個に設けることにより、第一の電源部の電圧
の低下が抑えられる。その結果、第一の電源部に用いる
キャパシタの容量を小さくすることができる。
【００１３】
【発明の実施の形態】以下に図面を参照して、本発明の
実施の形態について説明する。図１は、本発明の第一実
施形態のデータキャリアシステムにおける、データキャ
リア側の回路構成を示す回路図（一部ブロック図）であ
る。データキャリアは、内部で種々の信号処理及び親機
側へのデータの送信を行うが、これらの動作を行うため
の電力は、親機から送られてくる搬送波によりデータキ
ャリア側に誘起される起電力によって供給される。尚、
図１において、ａ，ｂ，ｄ・・・で示す点は、図３乃至
図１０において、図１の回路中の各点の波形を説明する
際に、これらの記号を用いる。
【００１４】図１において、Ｃ8 及びＬ8 は、親機側の
ＬＣ共振回路であり、Ｃ9 及びＬ9は、データキャリア
側のＬＣ共振回路である。ダイオードＤ1 、キャパシタ
Ｃ1からなる回路は、本発明の第一の電源部１を構成し
ている。抵抗Ｒ11、Ｒ12、Ｒ 13の直列接続された回路
は、後述の参照信号を発生させるための分圧回路であ
り、総抵抗Ｒ1 は、Ｒ11＋Ｒ12＋Ｒ13となる。総抵抗Ｒ
1 は、キャパシタＣ1 の両端の電圧を検出するために設
けられているだけであるので、消費電力を極力少なくす
ると共にキャパシタＣ1 との時定数を充分大きくするた
めに、充分大きな抵抗値を持つように設計されている。
ダイオードＤ2 、キャパシタＣ2 、抵抗Ｒ2からなる回
路は、本発明の第三の電源部２を構成し、Ｄ2 及びＣ2
からなる整流回路と、Ｃ2 及びＲ2 からなる時定数回路
を含んでいる。ダイオードＤ3 、キャパシタＲ3 からな
る回路は、搬送波を整流し、クロック信号を生成するた
めの回路である。この回路の出力は、後述のコンパレー
タＣＯＭ2 によって波形整形され内部回路で用いられる
矩形のクロック信号にされる。抵抗Ｒ3 からなる回路
は、本発明の第四の電源部３を構成する。ダイオードＤ
3 は整流素子である。第２の電源部については、後述す
る。
【００１５】尚、上記各電源部には、本来キャパシタＣ
9 及びコイルＬ9 も含めるべきであるが、本明細書で
は、説明の便宜上、キャパシタＣ9 及びコイルＬ9 を除
いた部分を「電源部」と呼ぶ。コンパレータＣＯＭ
1 は、本発明の第一の電圧比較手段に対応し、コンパレ
ータＣＯＭ2 は、本発明の第二の電圧比較手段に対応す
る。ＣＯＭ1 及びＣＯＭ2は、共にヒステリシスを有す
るコンパレータであり、後述のように、電圧が高いレベ
ルから下がるときのしきい値と、低いレベルから上がる
ときのしきい値が異なっている。
【００１６】信号処理回路１０は、内部にＣＰＵ、メモ
リなどを備えたディジタル信号処理回路であり、親機か
ら送られてきた信号を処理したり、必要に応じてメモリ
への書き込み及び呼び出し等を行う。過電圧検出回路１
１は、データキャリアが親機に近づき過ぎるなどして、
ｂ点に過大な電圧が生じたときに、これを検出し、その
旨の信号を過電圧防止回路１３のトランジスタＴ2 のゲ
ートへ供給する。過電圧防止回路１３は、ダイオードＤ
5 、トランジスタＴ2 からなり、過電圧検出回路１１か
ら過電圧を検出した旨の信号を受けると、トランジスタ
Ｔ2 がオンとなり、ダイオードＤ5 を介して、トランジ
スタＴ2 に電流を流してｂ点の電圧が高くなり過ぎるの
を防止する。すなわち、コイルＬ9 の両端にツェナーダ
イオードを設けたのと等価となる。尚、整流用のダイオ
ードＤ5 は、過電圧防止回路１３のための電源部とな
る。
【００１７】送信回路１２は、ダイオードＤ4 、抵抗Ｒ
4 、トランジスタＴ1 からなる。このうち、搬送波を整
流するダイオードＤ4 は、トランジスタＴ1 のための電
源部となる。トランジスタＴ1 のゲートへは、信号処理
回路１０から親機側へ送信すべきデータが変調されて供
給される。トランジスタＴ1 は、この信号によってオン
／オフが切り換えられる。この切り換えによって、コイ
ルＬ9 の両端のインピーダンスが変化し、データキャリ
アと電磁的に結合している親機側では、このインピーダ
ンスの変化による送信信号の変化を検出することによ
り、データキャリアからデータを受け取る。
【００１８】本実施形態のデータキャリアシステムは、
搬送波を１００％ＡＳＫ変調して親機からデータキャリ
アにデータを送信する。変調の方式、すなわちディジタ
ル値との対応は、例えば図２に示すように、ディジタル
値「１」の場合は、所定期間ｔのすべてにわたって搬送
波の振幅をピーク値とし、ディジタル値「０」の場合
は、所定期間ｔのうち最初のｔ′の期間は搬送の振幅を
ゼロとし、残りの期間は搬送波の振幅をピーク値とす
る。信号を受信するデータキャリア側では、搬送波に基
づいて生成される搬送波と同じ周波数のクロックパルス
をカウントして、「１」か「０」かを判定する。このよ
うに、搬送波がない期間も、信号としては意味がある。
しかしながら、データキャリアは、搬送波を介して電力
の供給を受けるので、搬送波がない期間は、親機からデ
ータキャリアへの電力の供給は停止する。
【００１９】図３乃至図１０は、親機がデータキャリア
に対してデータを送信しているときの、図１の各点での
信号波形を示している。まず、図３は、図１のａ点、す
なわち親機側の送信部であるＬＣ共振回路の波形を示
す。同図に示すように、高い周波数の正弦波状の波形は
親機とデータキャリアとの間の通信に用いる搬送波を示
している。親機は、この搬送波を１００％ＡＳＫ変調す
ることにより、ディジタルデータをデータキャリアに送
信する。この１００％ＡＳＫ変調により、搬送波の振幅
は、断続的にピークの状態とゼロの状態とを繰り返す。
尚、搬送波の振幅がゼロからピークへ遷移する瞬間、お
よびピークからゼロへ遷移する瞬間は、搬送波の波形
は、送信部のＬＣ共振回路によって図３に示すように多
少歪む。
【００２０】図４は、データキャリア側のｂ点での波形
を示す。搬送波を受信するデータキャリア側のｂ点で
は、Ｌ9 及びＣ9 からなる同調回路を通過するので、図
４に示すように、親機側のａ点よりも更に波形が歪む。
図５は、ｃ点での波形を示す。ｃ点の波形は、キャパシ
タＣ1 によって平滑化されることにより、親機側から搬
送波の送信が行われない期間（以下「非給電期間」とい
う）も電圧はゼロにはならず、Ｃ1 とＲ1 によって決ま
る時定数に基づいて電位が滑らかに低下する。尚、この
時定数は、実際にはキャパシタＣ1 に接続された全ての
回路のインピーダンスとキャパシタＣ1 の容量で決まる
が、先述のように抵抗分圧回路の総抵抗Ｒ1 は、充分大
きく設定されているので、ここでは代表して総抵抗Ｒ1
とキャパシタＣ1 の容量で時定数が決まると表現するこ
とにする。
【００２１】信号処理回路１０は、キャパシタＣ1 のチ
ャージによって発生するｃ点の電圧を電源として動作す
る。信号処理回路１０が動作して電流を消費すると、ｃ
点の電位は、Ｃ1 とＲ1 の時定数で決まるよりも、早く
低下する。このため、信号処理回路１０が電源とするｃ
点の電位が、ある値よりも小さくなると、信号処理回路
１０は正常の動作を維持することができなくなり、信号
処理回路１０には動作異常が生じ、揮発メモリ内のデー
タは消失する。このため、ｃ点の電位がある値よりも小
さくならないようにしなければならない。
【００２２】この場合、信号処理回路１０の電力消費を
少なくすればよいが、それにも限界がある。そこで、本
実施形態は、信号処理回路１０に、搬送波が送信されな
い非給電期間中は動作を一時的に停止し、搬送波が送ら
れてきたときは再び動作を開始するというスリープ動作
を行わせる。スリープ動作を行わせるためには、搬送波
が送られているかどうかを信号処理回路１０が判断しな
ければならない。そのために、搬送波の電圧検出を行う
手段として、信号処理回路１０のための第一の電源部１
とは別に、ダイオードＤ2 、キャパシタＣ2 、抵抗Ｒ2
からなる第三の電源部２を設ける。ここで、電源部２の
キャパシタＣ2 と抵抗Ｒ2 で決まる時定数Ｃ2 Ｒ2 は、
第一の電源部１のキャパシタＣ1 と抵抗Ｒ1 で決まる時
定数Ｃ1 Ｒ1 よりも小さく設定してある（Ｃ1Ｒ1 ＞Ｃ
2 Ｒ2 ）。具体的には、Ｃ2 Ｒ2 の値を、キャリアの周
期Ｔ（＝１／ｆ carrier ，ｆcarrier は搬送波の周波数
を示す。）の３乃至５倍程度とする。これにより、第三
の電源部２の出力は、第一の電源部１の出力電圧の変化
よりも速く搬送波の有無に応答する。この様子を図６に
示す。
【００２３】図６は、図１のｄ点での波形を示す。図６
に示す波形に含まれるリプルが図５の波形より多いの
は、時定数Ｃ2 Ｒ2 をＣ1 Ｒ1 よりも小さくしたことに
よる。また、時定数を小さくしたことによって、ｄ点の
電位は、ｃ点よりも速やかに低下する。図１のコンパレ
ータＣＯＭ1 は、ｄ点の電位を所定のしきい値と比較
し、その結果を信号処理回路１０に供給する。コンパレ
ータＣＯＭ1 は、ヒステリシスを有する周知のコンパレ
ータであり、入力信号のレベルが高電位から下がるとき
のしきい値Ｖth1 は、入力信号のレベルが低電位から上
がるときのしきい値Ｖth2よりも小さく設定されてい
る。このように、しきい値にヒステリシスを持たせるの
は、入力信号であるｄ点の電圧がリプル成分を含んでい
るので、しきい値電圧付近で出力信号が不安定になるの
を防止するためである。したがって、Ｖth1 とＶth2 の
差は、リプリ成分の大きさを考慮して定められる。コン
パレータＣＯＭ 1 の出力は、入力電圧がしきい値電圧よ
りも高いときはハイレベルとなり、入力電圧が基準電圧
よりも低いときはローレベルとなる。したがって、コン
パレータＣＯＭ1 の出力、すなわちｅ点の波形は、図７
のようになる。
【００２４】しきい値電圧Ｖth1 ，Ｖth2 は、抵抗Ｒ11
とＲ12の間のｃ′点の電位を基準電位として定まる。と
ころで、ｃ点及びｃ′点の電位は、データキャリアと親
機との距離によって変動する。すなわち、データキャリ
アと親機が近づくと、ｃ′点の電位は高くなり、データ
キャリアと親機が遠ざかると、ｃ′点の電位は低くな
る。このため、コンパレータＣＯＭ1 のしきい値電圧Ｖ
th1 ，Ｖth2 もデータキャリアと親機の距離によって変
動する。しかし、ｄ点の電位の変動の仕方もｃ点と同じ
ように変化するので、かかるしきい値の変動は、コンパ
レータＣＯＭ1 の動作上、問題はない。
【００２５】搬送波が供給されている給電期間にいて
は、ｄ点の電位はｃ点の電位と等しく、したがってｃ′
点の電位は、抵抗Ｒ12の電圧降下分だけ、ｄ点よりも低
い。搬送波が送信されなくなると、ｄ点の電位はｃ′点
よりも速く低下するため、ｄ点の電位は、ある時点を境
にＶth1 よりも低くなり、コンパレータＣＯＭ1 の出力
はローレベルとなる。このとき、信号処理回路１０は、
搬送波が供給されていない非給電期間になったことを知
る。
【００２６】図１に示したもう一つのコンパレータＣＯ
Ｍ2 は、ｆ点の電位を、ｃ″点の電位を基準に生成され
るしきい値と比較する。コンパレータＣＯＭ2 もヒステ
リシスを有するコンパレータで、そのしきい値は、ｃ′
点よりも低いｃ″点の電位を基準として生成される。し
たがって、コンパレータＣＯＭ2 の二つのしきい値は、
ＣＯＭ1 のしきい値電圧Ｖth1 ，Ｖth2 よりも低く設定
される。
【００２７】ｆ点は、ダイオードＤ3 のカソードと抵抗
Ｒ3 の結節点であり、ここにはＣ1やＣ2 のようなキャ
パシタは挿入されていない。このため、ｆ点には、図８
に示すような搬送波を半波整流した波形が現れる。図８
の波形を、コンパレータＣＯＭ2 で比較して得られるｇ
点の波形は、図９に示すように、搬送波の周波数に対応
したパルス状となる。図９のパルス波形には、部分的に
パルスが生じない期間ｔ1 が生じる。しかし、ｃ″点の
電位はｃ′点の電位よりも更に低いため、ｔ1の期間
は、図７に示す信号のローレベルの期間に完全に含まれ
る。
【００２８】コンパレータＣＯＭ1 の出力信号は、搬送
波の有無を示す信号として信号処理回路１０に供給され
る他、ＡＮＤゲート２０の一方の入力に供給される。Ａ
ＮＤゲート２０は、本発明の演算部に対応する。ＡＮＤ
ゲート２０の他方の入力には、コンパレータＣＯＭ2 の
出力信号（図９）が供給される。ＡＮＤゲート２０の出
力、すなわちｈ点の波形は、二つのコンパレータＣＯＭ
1 ，ＣＯＭ2 の出力の論理和をとった信号、すなわち図
１０のような休止期間を伴う間欠的なパルス波形とな
る。信号処理回路１０は、休止期間ｔ2 の後に入力され
たクロックのパルス数をカウントし、その数によって、
ディジタル信号の「１」又は「０」を判別する。
【００２９】図１０において、パルスが休止している期
間ｔ2 は、図７の信号がローレベルの期間、すなわち搬
送波が供給されない非給電期間に対応する。この休止期
間を伴うパルス信号を、信号処理回路１０の動作を規定
するクロックとして利用する。本実施形態では、信号処
理回路１０のＣＰＵは、ＣＭＯＳゲートで構成されてお
り、データはキャッシュメモリ等を構成するＣＭＯＳフ
リップフロップ（ＦＦ）に保持される。したがって、ク
ロックが供給されない非給電期間ｔ2 においては、信号
処理回路１０は、一時的に動作を停止するスリープ状態
となり、電流をほとんど消費しない。また、このとき
は、信号処理回路１０から送信部１２へデータは供給さ
れず、したがってデータキャリアから親機へのデータの
送信は停止される。
【００３０】また、本実施形態では、図１に示すよう
に、送信部１２のための電源部、過電圧防止回路１３の
ための電源部を、信号処理回路１０のための電源部１と
は別個に設けている。したがって、電源部１のキャパシ
タＣ1 にチャージされた電荷は信号処理回路１０だけの
電源として使われる。このことも、ｃ点の電位の低下を
抑えることに寄与する。
【００３１】図１１は、従来回路において、図１のｃ点
に対応する部分の電位の低下の様子（実線）を、図５に
示した本実施形態の場合（点線）と比較して示した図で
ある。図１１に示すように、従来回路では、信号処理回
路の電源となる部分の電位が速く低下するが、本実施形
態によれば、ｃ点の電位の低下を非常に小さく抑えるこ
とができる。したがって、信号処理回路１０内のＣＭＯ
Ｓフリップフロップに保持されたデータは、次に動作が
再開されるまで、そのままの状態で保持される。また、
キャパシタＣ1 にチャージされた電荷の減少が少なくｃ
点の電位の低下が小さいため、キャパシタＣ1 として同
じ容量のものを用いた場合でも、従来よりも親機とデー
タキャリアとの間の通信可能距離を延ばすことが可能と
なる。更に、次に搬送波が供給されたときに、信号処理
回路１０は直ちに適正な動作を再開できる。
【００３２】従来は、搬送波が供給されない非給電期間
中も信号処理回路を動作させていた。また、送信部、過
電圧防止回路と共通の電源を用いていた。このため、図
１のｃ点に対応する部分の電位低下を抑えるために、Ｃ
1 に対応するキャパシタとして、例えば１００ｐＦ程度
以上の大きな容量のものを使用せざるを得なかった。し
かし、１００ｐＦを超えるキャパシタを、他の回路とと
もに１チップＩＣに組み込むことは、製造コスト等の経
済性を考慮した場合には困難であるため、このキャパシ
タをディスクリート部品として外付けする必要があっ
た。
【００３３】これに対して、本実施形態では、非給電期
間中は信号処理回路１０をスリープ状態とし、また、送
信部１２、過電圧防止回路１３の電源部を、電源部１と
は別個に設けることにより、非給電期間中にキャパシタ
Ｃ1 にチャージされた電荷の減少、すなわちｃ点の電位
の低下を少なく抑えることができる。これにより、キャ
パシタＣ1 の容量を、信号処理回路１０ととにも集積回
路チップに作り込むことが可能となる程度、すなわち２
０〜３０ｐＦ程度まで小さくすることができる。これに
より、本実施形態のデータキャリアシステムを、特に低
コスト化の要請が強いＩＣカードに適用する場合には、
外付け部品が少なくなり、その結果製造コストの低下を
図ることができる。
【００３４】図１２は、本発明の第二実施形態のデータ
キャリアシステムにおける、データキャリア側の回路構
成を示す回路図（一部ブロック図）である。同図におい
て、図１と同一の部分には同一の符号を付し、その説明
を省略する。また、第一実施形態と同様の過電圧検出回
路１１、送信部１２、過電圧防止回路１３を有している
が、簡単化のため、図１２ではこれらの図示を省略して
いる。
【００３５】図１２では、図１の電源部３及びコンパレ
ータＣＯＭ2 の代わりに、発振回路３０を設けている。
図１３は、発振回路３０の一例を具体的に示した回路図
である。図１３に示すように、発振回路３０は、３段の
インバータ３５，３６，３７を用いた周知の発振回路
に、排他的論理和（ＥＸ−ＯＲ）ゲート３１を挿入して
構成されている。発振周波数ｆは、ｆ≒１／（２．２Ｃ
Ｒ）である。
【００３６】図１３の回路において、ＥＸ−ＯＲゲート
３１の一方の入力は、制御信号入力端子３２へ接続され
ている。また、インバータ３７の出力側から発振出力を
取り出し、発振出力端子３３を介して信号処理回路１０
へ供給する。制御信号入力端子３２にローレベルの制御
信号が供給されたときは、図１３の回路は通常の発振動
作を行い、周波数ｆのクロック信号を、発振出力端子３
３を介して信号処理回路１０へ供給する。一方、制御信
号入力端子３２に、ハイレベルの制御信号が供給された
ときは、図１３の発振回路は発振を停止する。
【００３７】図１３の発振回路が発振を停止すると、図
１の回路と同様に、信号処理回路１０は一時的に動作を
停止するスリープ状態となる。この期間中も、ＣＭＯＳ
ゲートで構成されている信号処理回路１０は、電流をほ
とんど消費せず、また、信号処理回路１０内のデータは
保持される。その他の点は、図１に示す第一実施形態と
同様である。
【００３８】尚、ハイレベルの制御信号によって図１３
の回路が発振を停止した場合、発振出力端子３３のレベ
ルは、発振が停止したときの状態がそのまま維持され
る。また、発振出力のレベルが状態反転の途中だったと
きは、その反転動作が正常に終了してから発振が停止
し、発振出力端子３３のレベルとしては、反転後の状態
が維持される。これにより、中途半端なクロック信号が
出力されて、信号処理回路１０が誤動作を起こすという
事態を効果的に防止できる。
【００３９】尚、本発明は、上記実施形態に限定される
ものではなく、その要旨の範囲内で種々の変更が可能で
ある。例えば図１において、過電圧防止回路１３用の電
源を、電源部１とは別個に設けたが、必要に応じて、電
源部１から電源をとるようにしてもよい。また、過電圧
検出回路１１、過電圧防止回路１３は、場合によっては
省略することができ、本発明の必須の構成部分ではな
い。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
信号処理部へ電力を供給する第一の電源部と送信部に電
力を供給する第二の電源部を別々に設け、更に、非給電
期間中は、信号処理部の動作を停止するようにしたこと
により、非給電期間中における信号処理回路での消費電
流が少なくすることができ、このため、第一の電源部に
用いるキャパシタの容量を、他の回路部分とともにＩＣ
チップ化できる程度に小さくすることができ、その結
果、製造コストが低減される。また、上記キャパシタと
して同じ容量のものを用いた場合には、信号処理回路の
消費電流が少ない分、親機とデータキャリアとの間の通
信可能距離を延ばすことが可能となり、また、搬送波の
送信が再開されたときに、上記キャパシタに十分の電荷
がチャージされているので、信号処理回路の適正な動作
を確保することができるデータキャリアシステムを提供
することができる。
【図面の簡単な説明】
【図１】本発明の第一実施形態のデータキャリアシステ
ムにおける、データキャリア側の回路構成を示す回路図
（一部ブロック図）である。
【図２】ＡＳＫ変調方式の一例を示した図である。
【図３】図１のａ点での波形を示す図である。
【図４】図１のｂ点での波形を示す図である。
【図５】図１のｃ点での波形を示す図である。
【図６】図１のｄ点での波形を示す図である。
【図７】図１のｅ点での波形を示す図である。
【図８】図１のｆ点での波形を示す図である。
【図９】図１のｇ点での波形を示す図である。
【図１０】図１のｈ点での波形を示す図である。
【図１１】図１のｃ点に対応する従来回路の部分の電位
の低下の様子（実線）を示した図である。
【図１２】本発明の第二実施形態のデータキャリアシス
テムにおける、データキャリア側の回路構成を示す回路
図（一部ブロック図）である。
【図１３】図１２に示す回路の発振回路３０の一例を具
体的に示した回路図である。
【図１４】従来回路の回路図である。
【符号の説明】
１，２，３ 電源部 １０，６１ 信号処理回路 １１ 過電圧検出回路 １２，６３ 送信回路 １３，６２ 過電圧防止回路 ２０ ＡＮＤゲート ３０ 発振回路 ３１ 排他的論理和回路（ＥＸ−ＯＲ）ゲート ３２ 制御信号入力 ３３ 発振出力 ３５，３６，３７ インバータ ５０，６０ ＬＣ共振回路 ７１ クロック生成回路 Ｃ，Ｃ1 ，Ｃ2 ，Ｃ8 ，Ｃ9 ，Ｃ10，Ｃ15，Ｃ20 キ
ャパシタ Ｌ8 ，Ｌ9 ，Ｌ10，Ｌ15 コイル Ｒ，Ｒ11，Ｒ12，Ｒ13，Ｒ2 ，Ｒ3 ，Ｒ4 抵抗 Ｄ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 ，Ｄ5 ，Ｄ20 ダイオード Ｔ1 ，Ｔ2 トランジスタ ＣＯＭ1 ，ＣＯＭ2 コンパレータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｂ 5/00 Ｇ０６Ｋ 19/00 Ｈ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 データキャリアが、親機から送信される
    搬送波を介して電力の供給を受け、ＡＳＫ変調された前
    記搬送波を復調してディジタル信号を受信するととも
    に、信号処理後に前記親機に対してディジタル信号を送
    信する機能を有するデータキャリアシステムにおいて、 前記親機との間でやり取りするデータを処理するデータ
    キャリア側の信号処理部と、 前記親機に対してデータを送信するデータキャリア側の
    送信部と、 搬送波に基づいて前記信号処理部に電力を供給するとと
    もに、搬送波が供給されない非給電期間中も前記信号処
    理部への電力の供給を継続する第一の電源部と、 非給電期間を検出し、検出信号を出力する非給電期間検
    出部と、 前記非給電期間検出部からの信号に基づき、給電期間中
    は前記信号処理部へクロック信号を供給し、非給電期間
    中は前記信号処理部へのクロック信号の供給を停止する
    クロック信号発生部と、 を具備することを特徴とするデータキャリアシステム。
  2. 【請求項２】 前記第一の電源部は、前記搬送波を整流
    する第一の整流手段と、前記搬送波を整流した電流でチ
    ャージされる第一のキャパシタとを有し、 前記非給電期間検出部は、 前記第一のキャパシタの端子間電圧を検出する電圧検出
    手段と、 前記搬送波を整流する第二の整流手段と、前記第二の整
    流手段に接続され、第二のキャパシタと前記第二のキャ
    パシタの端子間に接続された抵抗とを有する時定数回路
    と、 前記電圧検出手段の出力と前記時定数回路の出力を比較
    する比較手段を有し、前記比較手段の出力を前記検出信
    号とすることを特徴とする請求項１記載のデータキャリ
    アシステム。
  3. 【請求項３】 前記時定数回路の時定数が、前記第一の
    キャパシタと前記第一のキャパシタに接続された回路の
    インピーダンスで決定される時定数よりも小さく設定さ
    れていることを特徴とする請求項２記載のデータキャリ
    アシステム。
  4. 【請求項４】 前記クロック信号発生部は、前記搬送波
    を整流する第三の整流手段を備え、整流した信号を前記
    クロック信号として出力することを特徴とする請求項
    １，２又は３記載のデータキャリアシステム。
  5. 【請求項５】 前記クロック信号発生部の出力と前記検
    出信号の論理積を前記クロック信号として前記信号処理
    回路へ供給することを特徴とする請求項４記載のデータ
    キャリアシステム。
  6. 【請求項６】 前記クロック信号発生部は、前記非給電
    期間検出部の非給電期間検出信号を制御信号として、マ
    ルチバイブレータ回路の発振出力の前記信号処理回路へ
    の供給を制御することを特徴とする請求項１，２又は３
    記載のデータキャリアシステム。
  7. 【請求項７】 前記第一の電源部とは独立に設けられ
    た、前記送信部に電力を供給する第二の電源部を備えた
    ことを特徴とする請求項１記載のデータキャリアシステ
    ム。
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