JPH11510012A - クロスバー交換機及びマルチポイントトポロジーを使用するシリアル制御並びにデータ相互接続システム - Google Patents

Abstract

(57)【要約】 通信装置（１０）は、相互接続（４０）を用いて交換機制御モジュール（１４）に結合され、冗長相互接続（４２）を用いて冗長交換機制御モジュール（１６）に結合された多数の入出力モジュール（１２）を含む。相互接続（４０）及び冗長相互接続（４２）は、制御相互接続（４４）及びデータ相互接続（４６）を含む。制御相互接続（４４）は通信装置（１０）内でセルを転送する制御情報を確立し、データ相互接続（４６）はセル転送を行う。

Description

【発明の詳細な説明】 クロスバー交換機及びマルチポイントトポロジーを使用する シリアル制御並びにデータ相互接続システム 関連特許出願 本願は、１９９５年７月１９日に出願された米国仮特許出願第60/001,498号の 優先権を主張する。 発明の技術分野 本発明は、一般的に通信システムに係わり、特に、シリアル制御及びデータ相 互接続に関する。 発明の背景 通信システムは、多様な方式で情報を通信、操作、及び処理するコンポーネン トの集まりを含む。このシステムは、フレームリレー、回路サービス、並びに、 データ、音声及び映像のような情報を通信する新規かつ進展中のコネクションベ ース又はコネクションレスサービスのような異なるアクセス技術をサポートする 。通信システム内の交換機は、アクセス系により発生された情報を意図された宛 先へルーティングするためハードウェア及びソフトウェアを利用する。統合サー ビス網において、交換機は統一された形でアクセス技術の間に情報をルーティン グする。 より洗練された高帯域通信の要求の増加と共に、通信システム内の交換機は、 ユーザの特定の要求に応じて規模が定められ、適応可能でなければならない。ま た、交換機は従来のアクセス系をサポートし、新規かつ進展中のサービスの柔軟 性のある枠組みを提供する必要がある。 統合サービス環境における従来の交換機は幾つかの欠点がある。 この交換機は、例えば、何万ものユーザに対しサービスする大規模公衆網、並び に、数百のユーザに対しサービスする小規模私設網の要求及び資源に適応させる ための規格化並びに規模の釣り合いに失敗する。屡々、交換機は１乃至数通りの アクセス技術しかサポートせず、限定された拡張能力しか提供しない。また、統 合サービス網が大規模化並びに複雑化すると共に、従来の交換機は適切な冗長性 並びに故障分離性の提供に失敗する場合がある。発明の概要 本発明によれば、通信システム内の交換機に関係した欠点及び問題点は実質的 に低減又は除去される。特に、通信装置は、種々のアクセス技術により発生され た情報をルーティングし、モジュール性、スケーラビリティ、冗長性、及び、改 良された故障分離性とを提供するため、シリアル制御とモジュール間のデータ相 互接続とを含む。 本発明の一実施例によれば、通信装置は、交換機本体と、セルフロープロセッ サを有する多数の入力／出力モジュールとを含む交換機制御モジュールを含む。 制御相互接続(control interconnect)は、入力／出力モジュールのセルフロープ ロセッサを交換機制御モジュールの交換機本体に結合する。データ相互接続(dat a interconnect)は、入力／出力モジュールのセルフロープロセッサを交換機制 御モジュールの交換機本体に結合する。 本発明の重要な技術的効果には、モジュール性、冗長性、及び改良された故障 分離性を提供する通信装置のアーキテクチャが含まれる。特に、通信装置はコネ クションの複雑さ及びサイズを縮小するためシリアル形式で動作する制御相互接 続及びデータ相互接続を用いて多数の入力／出力モジュールに結合された交換機 制御モジュールを含む。特定の実施例において、各入力／出力モジュールは、専 用７線式シリアル制御相互接続及び専用４線式シリアルデータ相互接続とを用い て交換機制御モジュールに結合される。この接続性ス キームは、共通又は共用バスアーキテクチャの複雑性、非効率性、及び、コスト の増加を防止すると共に、付加的な入力／出力モジュールをサポートする。冗長 交換機制御モジュールは、信頼性向上のため入力／出力モジュールにも結合され る。シリアル制御及びデータ相互接続は、パリティ検査により故障分離性を改良 する。他の技術的利点は、以下の図面、説明、及び、請求の範囲の記載から当業 者に容易に理解される。 図面の簡単な説明 本発明、並びに、更なる特徴及び効果をより良く理解するため、添付図面と共 に以下の説明を参考にする。添付図面において、 図１は通信装置を示す図であり、 図２は通信装置のコンポーネント間の接続性スキームを示す図であり、 図３は通信装置内のコンポーネント間の制御相互接続をより詳細に示す図であ り、 図４は通信装置内のコンポーネント間のデータ相互接続をより詳細に示す図で あり、 図５はデータ相互接続を用いた通信用のタイミングチャートである。発明の詳細な説明 図１には、交換機制御モジュール（ＳＣＭ）１４に結合された複数の入力／出 力モジュール（ＩＯＭ）１２を含む通信装置１０が示されている。具体的な一実 施例において、冗長交換機制御モジュール１６は、入力／出力モジュール１２に 結合される。動作中に、入力／出力モジュール１２は、種々のアクセス技術を用 いて音声、映像及びデータのような情報を受信する。この情報は交換機制御モジ ュール１４に渡され、選択された入力／出力モジュール１２を介 して意図された宛先にルーティングされる。 各入力／出力モジュール１２は、零又はそれ以上のラインインタフェース２０ と、交換機着信側ポートプロセッサ（ＴＳＰＰ）２４及び交換機発信側ポートプ ロセッサ（ＦＳＰＰ）２６を有するセルフロープロセッサ２２とを含む。一実施 例において、ラインインタフェース２０は、種々のアクセス系からデータを受信 し、種々のアクセス系にデータを供給する接続性エンジン、ネットワーク網間接 続系、及び物理的インタフェースを含む。例えば、ラインインタフェース２０は 、非同期転送モード（ＡＴＭ）セルリレー（ＯＣ−１２，ＯＣ−３ｃ，１５５Ｍ ｂｐｓ ＵＴＰ）と、フレームリレー（Ｔ１，Ｅ１，Ｔ３，Ｅ３，Ｖ．３５）と 、回路エミュレーション（Ｔ１，Ｅ１，Ｔ３，Ｅ３）と、イーサネット、高速イ ーサネット、インターネットプロトコル（ＩＰ）若しくはＡＴＭを介したＩＰを 使用するインターネット機構、又は、他の通信プロトコル若しくはアクセス技術 をサポートする。通信装置１０は、コネクションベース或いはコネクションレス とは無関係にあらゆる適当な通信技術をサポートするラインインタフェース２０ を想定する。 ラインインタフェース２０の構造及び機能は、種々のアクセス系に対しモジュ ール式のサポートを提供するため、入力／出力モジュール１２の間で変わる。例 えば、通信装置１０はＡＴＭをサポートする入力／出力モジュール１２と、フレ ームリレーをサポートする別の入力／出力モジュール１２と、イーサネットロー カルエリアネットワーク（ＬＡＮ）と網間接続する機能をサポートする入力／出 力モジュール１２と、他の適当な入力／出力モジュール１２とを含む。通信装置 １０は、種々のアクセス系をサポートするため、あらゆる数及び配置の入力／出 力モジュール１２を想定する。ラインインタフェース２０は、ハードウェア又は ソフトウェアで一つ以上のコンポーネントを含み、具体的な例では、一つ以上の 特定用途集積回路（ＡＳＩＣ）を含む。 セルフロープロセッサ２２は、ラインインタフェース２０と交換機制御モジュ ール１４との間にインタフェースを提供する。種々のアクセス系に対し変化する インタフェース２０とは異なり、セルフロープロセッサ２２は、全ての入力／出 力モジュール１２に対し、同一構造を有し、同一機能を実行する。具体的な一実 施例において、セルフロープロセッサ２２は、バーチャルチャネル（ＶＣ）計算 法及びバッファ制御と共にＡＴＭを用いてコアセル転送機能を実現する。各セル フロープロセッサ２２は、交換機制御モジュール１４への通信用の交換機着信側 ポートプロセッサＴＳＰＰ２４と、交換機制御モジュール１４からの通信用の交 換機発信側ポートプロセッサＦＳＰＰ２６とを含む。具体的な一実施例において 、交換機着信側ポートプロセッサＴＳＰＰ２４及び交換機発信側ポートプロセッ サＦＳＰＰ２６は、ＡＳＩＣにより構成される。交換機制御モジュール１４及び 冗長交換機制御モジュール１６は、夫々、セルフロープロセッサ２２を含む部分 ３０及び３２を有する。これにより、交換機制御モジュール１４及び冗長交換機 制御モジュール１６は、入力／出力モジュール１２と同じように通信装置１０内 のコンポーネントの間で情報を通信することが可能になる。各セルフロープロセ ッサ２２は通信装置１０内のポート又は交換機ポートに対応する。 入力／出力モジュール１２上に在るセルフロープロセッサ２２は、交換機制御 モジュール１４の複雑さを軽減し、通信装置１０のモジュール性及びスケーラビ リティを高める分散セル処理アーキテクチャを提供する。特に、品質改良又は能 力を改良するため通信装置１０に付加された各入力／出力モジュール１２は、固 有のセルフロープロセッサ２２を有する。入力／出力モジュール１２に搭載され たセルフロープロセッサ２２は、エントリレベルシステムの複雑さ及びコストを 低下させ、入力／出力モジュール１２と交換機制御モジュール１４との間に共通 かつ整合したインタフェースを確立する。従って、入力／出力モジュール１２は 、通信装置１０に簡単に 統合するため、ラインインタフェース２０用の異なる構造及び機能をセルフロー プロセッサ２２用の確立された構造及び機能と組み合わせることにより、新規又 は進展中のアクセス技術に対し開発される。 交換機制御モジュール１４は、多数のマルチポイントトポロジーコントローラ （ＭＴＣ）３０と、帯域幅アービタ（ＢＡ）３２と、データクロスバー３４とを 含み、全体で交換機本体３５を構成する。マルチポイントトポロジーコントロー ラ３０は、選択された数の入力／出力モジュール１２と通信し、通信装置１０に よりサポートされたマルチポイントトポロジーのため必要とされる状態情報を集 中させるＡＳＩＣにより構成される。入力／出力モジュール１２は、コネクショ ンベース及びコネクションレスの両方の環境へのアクセスを提供するので、マル チポイントトポロジーコントローラは、ポイントツーポイント（Ｐ２Ｐ）通信と 、マルチポイントツーポイント（Ｍ２Ｐ）通信と、ポイントツーマルチポイント （Ｐ２Ｍ）通信と、マルチポイントツーマルチポイント（Ｍ２Ｍ）通信とをサポ ートする。帯域幅アービタＢＡ３２は、各入力／出力モジュール１２からの転送 要求を蓄積、調停する。特に、帯域幅アービタＢＡ３２は、１セル時間毎にデー タクロスバー３４の入力／出力マッピングを指令し、通信装置１０の未使用帯域 幅を時々刻々と動的にスケジューリングし、マルチポイントツーポイント帯域幅 問題を解決する。冗長交換機制御モジュールＳＣＭ１６は、交換機制御モジュー ルＳＣＭ１４と同じコンポーネントを含み、同様に動作する。 通信装置１０の一つの具体的な技術的効果は、入力／出力モジュール１２と、 交換機制御モジュール１４と、冗長交換機制御モジュール１６との間の相互接続 である。各入力／出力モジュール１２は相互接続４０を用いて交換機制御モジュ ール１４に結合し、冗長相互接続４２を用いて冗長交換機制御モジュール１６に 結合する。相互接続４０及び冗長相互接続４２の両方は、交換機制御モジュー ル１４と関連した入力／出力モジュール１２との間の通信をサポートするので、 専用コネクションである制御相互接続４４及びデータ相互接続４６を含む。交換 機制御モジュール１４及び冗長交換機制御モジュール１６の各部３０及び３２は 、夫々、相互接続４０及び冗長相互接続４２を含む。 制御相互接続４４及びデータ相互接続４６は、直列に動作するので、通信装置 １０内の入力／出力モジュール１２と交換機制御モジュール１４との間のコネク ションの複雑さを軽減する。以下に説明するように、制御相互接続４４及びデー タ相互接続４６の直列動作は、通信装置１０のモジュール性及びスケーラビリテ ィを改良する。制御相互接続４４及びデータ相互接続４６は、通信装置１０にお ける高価かつ複雑な共通又は共用バスアーキテクチャの必要性を低減又は除去す る。また、制御相互接続４４及びデータ相互接続４６のライン数が低減されるこ とにより、故障分離が簡単になる。例えば、上記シリアルライン上で通信された 情報は、通信装置１０内の誤りのあるコンポーネントを迅速かつ効率的に識別す るため１個以上のパリティビットを含む。 図２は通信装置１０により使用された接続性スキームを示す図である。この接 続性スキームは、通信装置１０のシャシー又はサポート構造内のバックプレーン ４８又は他の同様の装置により確立された相互接続を表わす。入力／出力モジュ ール１２と、交換機制御モジュール１４と、冗長交換機制御モジュール１６は、 接続性スキームを実現するため、バックプレーン４８内のスロットにプラグイン される集積回路基板でも構わない。バックプレーン４８又は他の同様の装置は、 相互接続４０及び冗長相互接続４２を確立するため通信装置１０内のコンポーネ ントの間で指定されたコネクションを実現する。 各入力／出力モジュール１２は、コネクタ領域５０と冗長コネクタ領域５２と を含む。交換機制御モジュール１４及び冗長交換機制 御モジュール１６は、コネクタ領域５４及び冗長コネクタ領域５６を含む。コネ クタ領域５０、５２、５４及び５６は、通信装置１０内のコンポーネント上の連 続的又は不連続的なピン、導体、又は他の噛み合い部の集合を表わす。 各入力／出力モジュール１２のコネクタ領域５０は、相互接続４０を確立する ため、交換機制御モジュール１４上の関連したコネクタ領域５４と結合され、一 対一の対応関係を有する。同様に、各入力／出力モジュール１２の冗長コネクシ ョン領域５２は、冗長相互接続４２を確立するため、冗長交換機制御モジュール １６の関連したコネクション領域５４と結合され、一対一の対応関係を有する。 従って、各相互接続４０は、関係した入力／出力モジュール１２と交換機制御モ ジュール１４との間に専用通信パス又はリンクを確立し、各冗長相互接続４２は 、関係した入力／出力モジュール１２と冗長交換機制御モジュール１６との間に 専用通信パス又はリンクを確立する。以下の説明を通じて、相互接続４０と、冗 長相互接続４２と、制御相互接続４４と、データ相互接続４６は、通信装置１０ 内のコンポーネント間のカップリングを行うためのコネクション領域、ライン、 ピン、導体、噛み合い部、コネクタ、或いは、上記素子のあらゆる組合せを表わ す。 交換機制御モジュール１４及び冗長交換機制御モジュール１６はセルフロープ ロセッサ２２を含むので、接続性スキームは二つの付加的な冗長相互接続４２ａ 及び４２ｂを含む。特に、冗長交換機制御モジュール１６の部分３２上のセルフ ロープロセッサ２２は、冗長相互接続４２ａを確立するため冗長交換機制御モジ ュール１６上の冗長コネクション領域５６を用いて交換機制御モジュール１４上 の対応するコネクション領域５４に結合される。同様に、交換機制御モジュール １４の部分３０上のセルフロープロセッサ２２は、冗長相互接続４２ｂを確立す るため交換機制御モジュール１４上の冗長コネクション領域５６を用いて冗長交 換機制御モジュール１６上 の対応するコネクション領域５４に結合される。 図２に示された接続性スキームは、通信装置１０に幾つかの利点を与える。交 換機制御モジュール１４及び冗長交換機制御モジュール１６は、多数の既存又は 潜在的な入力／出力モジュール１２をサポートする多数のコネクション領域５４ を含む。しかし、各入力／出力モジュール１２は、相互接続４０及び冗長相互接 続４２を確立するため、一つのコネクション領域５０及び一つの冗長コネクショ ン領域５２を夫々保持し、バックプレーン４８のコスト及び複雑さを低減する。 共通又は共用バス法に代わるこの専用コネクション法は、モジュール性及びスケ ーラビリティを改良する。特に、エントリレベル通信装置１０は、交換機制御モ ジュール１４と８個の入力／出力モジュール１２とを含むが、複雑さとサイズが 低減され、将来の品質改良及び追加を受け容れるバックプレーン４８が設けられ ている。要求及び要望に依存して、通信装置１０のユーザは、信頼性を高めるた め冗長交換機制御モジュール１６を追加し、或いは、性能を改良、若しくは、異 なるアクセス技術をサポートするため多数の入力／出力モジュール１２を追加す る。 図３は、入力／出力モジュール１２と交換機制御モジュール１４との間の制御 相互接続をより詳細に示す図である。同様の制御相互接続４４が入力／出力モジ ュール１２と冗長交換機制御モジュール１６との間に存在する。各制御相互接続 ４４は、入力／出力モジュール１２の交換機着信側ポートプロセッサＴＳＰＰ２ ４と、交換機制御モジュール１４の関連したマルチポートトポロジーコントロー ラＭＴＣ３０との間に、２本のライン、導体、カップリング、コネクタ、噛み合 い部、又は、（一般的にラインと称される）コネクション、即ち、交換機着信側 ポートプロセッサＴＳＰＰ２４からマルチポートトポロジーコントローラ３０へ の（Ｔ２Ｍ）ライン６０と、マルチポートトポロジーコントローラ３０から交換 機着信側ポートプロセッサ２４への（Ｍ２Ｔ）ライン６２とを含む。制御相 互接続４４は、交換機発信側ポートプロセッサＦＳＰＰ２６とマルチポートトポ ロジーコントローラＭＴＣ３０との間に２本のライン、即ち、交換機発信側ポー トプロセッサＦＳＰＰ２６からマルチポートトポロジーコントローラＭＴＣ３０ への（Ｆ２Ｔ）ライン６４と、マルチポートトポロジーコントローラＭＴＣ３０ から交換機発信側ポートプロセッサＦＳＰＰ２６への（Ｍ２Ｆ）ライン６６とを 含む。また、制御相互接続４４は、交換機着信側ポートプロセッサＴＳＰＰ２４ から帯域幅アービタＢＡ３２への（Ｔ２Ｂ）ライン６８を含む。具体的な一実施 例において、Ｔ２Ｍライン６０と、Ｍ２Ｔライン６２は、２本ずつのラインによ り構成され、一方、Ｆ２Ｍライン６４、Ｍ２Ｆライン６６及びＴ２Ｂライン６８ は、１本ずつのラインにより構成される。従って、この具体的な一実施例の場合 に、制御相互接続４４は、入力／出力モジュール１２と交換機制御モジュール１ ４との間に７本のラインを有する。入力／出力モジュール１２からの別の７本の ラインは、冗長交換機制御モジュール１６との類似した制御相互接続４４を確立 する。 各マルチポートトポロジーコントローラＭＴＣ３０は、幾つかの入力／出力モ ジュール１２をサポートする。具体的な一実施例において、各マルチポートトポ ロジーコントローラＭＴＣ３０は、４個の入力／出力モジュールをサポートし、 その結果として、４本の制御相互接続４４を実現するため２４本のラインが生じ る。マルチポートトポロジーコントローラＭＴＣ３０は、制御ライン７０を用い て帯域幅アービタＢＡ３２と通信する。制御ライン７０は、マルチポートトポロ ジーコントローラ３０から帯域幅アービタ３２への１６本のラインと、帯域幅ア ービタ３２からマルチポートトポロジーコントローラ３０への９本のラインとに より構成される。１６個の入力／出力モジュール１２と４個のマルチポートトポ ロジーコントローラ２０とを含むシステムにおいて、帯域幅アービタ３２は、通 信装置１０の動作に関係する制御情報を８０本の入力ライン（各 制御ライン７０毎に２４本のラインと、各Ｔ２Ｂライン６８毎に１本のライン） と、４本の出力ライン（各制御ライン７０毎に１ライン）とで受信、送信する。 動作中に、制御相互接続４４を使用する通信装置１０は、受信入力／出力モジ ュール１２ａと送信入力／出力モジュール１２ｂとの間で通信を管理する。ポイ ントツーポイント（Ｐ２Ｐ）セル転送の場合、ラインインタフェース２０は、入 力／出力モジュール１２ａによりサポートされたアクセス技術によって使用され るフォーマット又はプロトコルで情報を受信する。ラインインタフェース２０は 、この情報をセルフロープロセッサ２２によりサポートされたコアセル転送フォ ーマットに翻訳する。交換機着信側ポートプロセッサＴＳＰＰ２４はセルを受信 し、指定された出力ポート用のＴ２Ｂライン６８による通信の要求を発生する。 帯域幅アービタＢＡ３２は、要求を許可し、制御ライン７０、マルチポートトポ ロジーコントローラＭＴＣ３０及びＭ２Ｔライン６２を用いてその許可を交換機 着信側ポートプロセッサＴＳＰＰ２４に通信する。 マルチポートトポロジーコントローラＭＴＣ３０は、次に、送信入力／出力モ ジュール１２ｂと関係したバーチャルチャネル（ＶＣ）キューを識別するため、 あらゆる必要な翻訳を実行する。各交換機着信側ポートプロセッサＴＳＰＰ２４ は、Ｔ２ＭＲＡＩＮ６０上で、スケジューリングリスト番号をマルチポートトポ ロジーコントローラＭＴＣ３０に送信する。スケジューリングリスト番号は、セ ルを転送する元のコネクションを反映する。マルチポートトポロジーコントロー ラＭＴＣ３０は、出力ポートと、セルが転送されるマルチキュー番号とを決定す るためこの情報を使用する。マルチポートトポロジーコントローラＭＴＣ３０は 、この情報をＭ２Ｂライン７０上の帯域幅アービタＢＡ３２に送り、帯域幅アー ビタＢＡ３２はマルチキュー番号をＢ２Ｍライン７０上のマルチポートトポロジ ーコントローラに送る。マルチポートトポロジーコントローラ ＭＴＣ３０は、Ｍ２Ｆライン６６を使用して交換機発信側ポートプロセッサＦＳ ＰＰ２６にマルチキュー番号を送る。交換機発信側ポートプロセッサＦＳＰＰ２ ６は、セルを受信すべき出力キューと、そのキューが一杯であるか否かとを判定 するため、マルチキュー番号を使用する。フロー制御情報は、キュー状態に基づ いて、逆方向、即ち、Ｆ２Ｍライン６４、次にＭ２Ｂライン７０と、次にＢ２Ｍ ライン７０と、最後にＭ２Ｔライン６２の順に通信される。この制御情報は、全 てのポートプロセッサに対し並列に発生し、制御フローはマルチポイント転送が 可能である。 図４には、制御相互接続４４を用いて適当な制御情報を確立した後、セルを転 送するデータ相互接続がより詳細に示されている。入力／出力モジュールＩＯＭ １２には、シリアライザ８０に結合された交換機着信側ポートプロセッサＴＳＰ Ｐ２４と、デシリアライザ８２に結合された交換機発信側ポートプロセッサＦＳ ＰＰ２６とがより詳細に示されている。具体的な一実施例において、シリアライ ザ８０及びデシリアライザ８２は、ファイバチャネル高速シリアルインタフェー スをサポートする。シリアライザ８０は、交換機着信側ポートプロセッサＴＳＰ Ｐ２４から受信したｎビットワードを送信ラインペア８４による送信用の差動エ ミッタ結合論理（ＥＣＬ）信号に変換する。送信ラインペア８４は、データクロ スバー３４の入力ポート８６に結合される。データクロスバー３４の出力ポート ８８は差動ＥＣＬ受信ラインペア９０に結合され、差動ＥＣＬ受信ラインペア９ ０は、次に、入力／出力モジュールＩＯＭ１２内のデシリアライザ８２に結合さ れる。デシリアライザ８２は受信ラインペア９０により受信された情報を交換機 発信側ポートプロセッサＦＳＰＰ２６への配信用のｎビットワードに変換する。 この実施例の場合に、データクロスバー３４は、交換機制御モジュールＳＣＭ １４に結合された各入力／出力モジュールＩＯＭ１２のため、入力ポート８６と 関連した出力ポート８８とを含む。入 力ポート８６と、出力ポート８８とは、夫々、ラインペアコネクションにより構 成される。データクロスバー３４は、帯域幅アービタＢＡ３４の制御下のＥＣＬ クロスポイント装置でもよい。制御相互接続４４を用いて確立された適当な制御 情報を受信した後、帯域幅アービタＢＡ３２は適当なセル転送を実現するためデ ータクロスバー３４を構成する。データクロスバー３４は、一つの入力ポート８ ６を一つ以上の出力ポート８８にマッピングする。例えば、データクロスバー３ ４は、入力／出力モジュールＩＯＭ１２ａと関係した入力ポート８６と、入力／ 出力モジュールＩＯＭ１２ｂと関係した出力ポート８８との間にコネクションを 確立する。他の例において、データクロスバー３４は、同じ入力／出力モジュー ルＩＯＭ１２と関係した入力ポート８６と出力ポート８８との間にコネクション を確立してもよい。 具体的な一実施例において、入力／出力モジュールＩＯＭ１２上の交換機着信 側ポートプロセッサＴＳＰＰ２４及び交換機発信側ポートプロセッサＦＳＰＰ２ ６は、５０ＭＨｚシステムクロックを使用して動作する。データは、２０ビット のワードでシリアライザ８０に転送され、送信ラインペア８４によるデータクロ スバー３４への送信のため１ＧＨｚの差動ＥＣＬ信号に変換される。データクロ スバー３４は、１６個のポート又は入力／出力モジュールＩＯＭ１２を同時にサ ポートし、付加データクロスバー３４は交換機制御モジュールＳＣＭ１４の能力 を増大させるため追加される。データクロスバー３４は、帯域幅アービタＢＡ３ ２の指令の下で入力ポート８６と関係した出力ポート８８との間の高速切替を行 う。受信ラインペア９０は、出力ポート８８からデシリアライザ８２に情報を通 信し、デシリアライザ８２は１ＧＨｚの差動ＥＣＬ信号を交換機発信側ポートプ ロセッサＦＳＰＰ２６に供給するための５０ＭＨｚで２０ビットのディジタルワ ードに変換する。 高帯域幅トラヒックを提供するため、データ相互接続４６の送信 ラインペア８４及び受信ラインペア９０は、高速シリアルリンクである。データ レートが１ＧＨｚ以上に増加すると共に、通信装置１０には、送信ラインペア８ ４及び受信ラインペア９０の通信遅延により誘起されたクロック歪み問題が生じ る。従って、通信装置１０と、特に、デシリアライザ８２は、データ相互接続４ ６によるクロック歪みを考慮するため位相ロックループ及び再同期器を利用する 。 図５には、データ相互接続４６を用いて交換機着信側ポートプロセッサＴＳＰ Ｐ２４から交換機発信側ポートプロセッサＦＳＰＰ２６にセルを転送するタイミ ングチャートが示されている。セルクロックパルス１０２は、具体的な一実施例 の場合に５０ＭＨｚで動作するシステムクロック１０４の３２サイクルにつき１ 回ずつ発生する。各セルクロックパルス１０２は、データ相互接続４６を用いた 単一セルの転送及び受信事象を表わす。 送信ラインペア８４による送信のためシリアライザ８０により発生された信号 １０６は、具体的な一実施例において、交互に代わる“１”と“０”の直列ビッ トストリームにより構成されたプリアンブル１０８から始まる。デシリアライザ ８２の位相ロックループは、プリアンプル１０８を用いて１ＧＨｚ信号との同期 を確立する。プリアンブル１０８の後に、シリアライザ８０は、データ１１２の 開始を意味するシンク１１０を発生する。シリアライザ８０は、セルクロックパ ルス１０２の間にポストアンブル１１４で送信を終わり、ポストアンブル１１４ は、プリアンブル１０８と同様に、デシリアライザ８２による同期が行えるよう に交番する“１”と“０”の直列ビットストリームを含む。 デシリアライザ８２は、プリアンブル１０８と、シンク１１０と、データ１１ ２と、ポストアンブル１１４とを含む信号１１６を受信する。前のセルからのポ ストアンブル１１４と、現在のセルからのシンク１１０より前のプリアンブル１ ０８との十分な長さは、デシ リアライザ８２が１ＧＨｚ信号と同期し、データ１１２を受信する準備ができる ことを保証する。セルとセルの間に、帯域幅アービタＢＡ３２は、次の情報のセ ルを配信するためデータクロスバー３４を再構成する。 本発明を幾つかの実施例において説明したが、無数の変更、変形、代替、変換 及び置換が当業者に示唆され、本発明は、請求の範囲の精神及び範囲内に収まる かかる変更、変形、代替、変換及び置換が含まれることを意図している。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年８月１８日 【補正内容】 セルフロープロセッサ２２は、ラインインタフェース２０と交換機制御モジュ ール１４との間にインタフェースを提供する。種々のアクセス系に対し変化する インタフェース２０とは異なり、セルフロープロセッサ２２は、全ての入力／出 力モジュール１２に対し、同一構造を有し、同一機能を実行する。具体的な一実 施例において、セルフロープロセッサ２２は、バーチャルチャネル（ＶＣ）計算 法及びバッファ制御と共にＡＴＭを用いてコアセル転送機能を実現する。各セル フロープロセッサ２２は、交換機制御モジュール１４への通信用の交換機着信側 ポートプロセッサＴＳＰＰ２４と、交換機制御モジュール１４からの通信用の交 換機発信側ポートプロセッサＦＳＰＰ２６とを含む。具体的な一実施例において 、交換機着信側ポートプロセッサＴＳＰＰ２４及び交換機発信側ポートプロセッ サＦＳＰＰ２６は、ＡＳＩＣにより構成される。交換機制御モジュール１４及び 冗長交換機制御モジュール１６は、夫々、セルフロープロセッサ２２を含む部分 ３１及び３３を有する。これにより、交換機制御モジュール１４及び冗長交換機 制御モジュール１６は、入力／出力モジュール１２と同じように通信装置１０内 のコンポーネントの間で情報を通信することが可能になる。各セルフロープロセ ッサ２２は通信装置１０内のポート又は交換機ポートに対応する。 入力／出力モジュール１２上に在るセルフロープロセッサ２２は、交換機制御 モジュール１４の複雑さを軽減し、通信装置１０のモジュール性及びスケーラビ リティを高める分散セル処理アーキテクチャを提供する。特に、品質改良又は能 力を改良するため通信装置１０に付加された各入力／出力モジュール１２は、固 有のセルフロープロセッサ２２を有する。入力／出力モジュール１２に搭載され たセルフロープロセッサ２２は、エントリレベルシステムの複雑さ及びコストを 低下させ、入力／出力モジュール１２と交換機制御モジュール１４との間に共通 かつ整合したインタフェースを確立する。従って、入力／出力モジュール１２は 、通信装置１０に簡単に 御モジュール１６は、コネクタ領域５４及び冗長コネクタ領域５６を含む。コネ クタ領域５０、５２、５４及び５６は、通信装置１０内のコンポーネント上の連 続的又は不連続的なピン、導体、又は他の噛み合い部の集合を表わす。 各入力／出力モジュール１２のコネクタ領域５０は、相互接続４０を確立する ため、交換機制御モジュール１４上の関連したコネクタ領域５４と結合され、一 対一の対応関係を有する。同様に、各入力／出力モジュール１２の冗長コネクシ ョン領域５２は、冗長相互接続４２を確立するため、冗長交換機制御モジュール １６の関連したコネクション領域５４と結合され、一対一の対応関係を有する。 従って、各相互接続４０は、関係した入力／出力モジュール１２と交換機制御モ ジュール１４との間に専用通信パス又はリンクを確立し、各冗長相互接続４２は 、関係した入力／出力モジュール１２と冗長交換機制御モジュール１６との間に 専用通信パス又はリンクを確立する。以下の説明を通じて、相互接続４０と、冗 長相互接続４２と、制御相互接続４４と、データ相互接続４６は、通信装置１０ 内のコンポーネント間のカップリングを行うためのコネクション領域、ライン、 ピン、導体、噛み合い部、コネクタ、或いは、上記素子のあらゆる組合せを表わ す。 図１及び２を参照するに、交換機制御モジュール部３１及び３３は、夫々セル フロープロセッサ２２を含むので、接続性スキームは二つの付加的な冗長相互接 続４２ａ及び４２ｂを含む。特に、冗長交換機制御モジュール１６の部分３３上 のセルフロープロセッサ２２は、冗長相互接続４２ａを確立するため冗長交換機 制御モジュール１６上の冗長コネクション領域５６を用いて交換機制御モジュー ル１４上の対応するコネクション領域５４に結合される。同様に、交換機制御モ ジュール１４の部分３１上のセルフロープロセッサ２２は、冗長相互接続４２ｂ を確立するため交換機制御モジュール１４上の冗長コネクション領域５６を用い て冗長交換機制御モジュー ル１６上 請求の範囲 １． 交換機本体を有する交換機制御モジュールと、 セルフロープロセッサを個々に有し、上記交換機制御モジュールの制御下で情 報を受信、転送するよう動作可能である複数の入力／出力モジュールと、 入力／出力モジュールのセルフロープロセッサを交換機制御モジュールの交換 機本体に結合するよう個々に動作可能な複数の制御相互接続と、 入力／出力モジュールのセルフロープロセッサを交換機制御モジュールの交換 機本体に結合するよう個々に動作可能な複数のデータ相互接続とからなる通信装 置。 ２． 上記交換機制御モジュールは、帯域幅アービタに結合された複数のマルチ ポイントトポロジーコントローラを更に有し、 各マルチポイントトポロジーコントローラは、ポイント及びマルチポイントか らポイント及びマルチポイントへの通信をサポートするため、入力／出力モジュ ールの少なくとも一つのセルフロープロセッサに結合するよう動作可能であり、 上記帯域幅アービタは、上記入力／出力モジュールと上記マルチポイントトポ ロジーコントローラとの間で通信をサポートするため上記交換機本体のマッピン グを制御するよう動作可能である請求項１記載の装置。 ３． 上記交換機制御モジュールは、上記交換機制御モジュールの帯域幅アービ タに結合されたセルフロープロセッサを更に有し、 上記帯域幅アービタは、上記交換機制御モジュールのセルフロープロセッサと 上記入力／出力モジュールのセルフロープロセッサとの間で通信をサポートする ため上記交換機本体のマッピングを制御 するよう動作可能である請求項１記載の装置。 ４． 交換機本体を有する冗長交換機制御モジュールと、 入力／出力モジュールのセルフロープロセッサを冗長交換機制御モジュールの 交換機本体に結合するよう個々に動作可能な複数の冗長制御相互接続と、 入力／出力モジュールのセルフロープロセッサを冗長交換機制御モジュールの 交換機本体に結合するよう個々に動作可能な複数の冗長データ相互接続とを更に 有する請求項１記載の装置。 ５． 各セルフロープロセッサは、交換機着信側ポートプロセッサと、 交換機発信側ポートプロセッサとを更に有する請求項１記載の装置。 ６． 各データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本のラインとからなる 請求項５記載の装置。 ７． 各データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ結合 論理ラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能であ る２本の差動エミッタ結合論理ラインとからなる請求項５記載の装置。 ８． 上記交換機制御モジュールは、 帯域幅アービタに結合されたマルチポイントトポロジーコントローラであって 、ポイント及びマルチポイントからポイント及びマルチポイントへの通信をサポ ートするため、各マルチポイントトポロジーコントローラが入力／出力モジュー ルの少なくとも一つのセルフロープロセッサに結合するよう動作可能であり、上 記帯域幅アービタは、上記入力／出力モジュールと上記マルチポイントトポロジ ーコントローラとの間で通信をサポートするため上記交換機本体のマッピングを 制御するよう動作可能である複数のマルチポイントトポロジーコントローラを更 に有し、 各制御相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの関係したマルチポイントトポロジーコントローラに結合するよう動 作可能である４本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの関係したマルチポイントトポロジーコントローラに結合するよう動 作可能である２本のラインと、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの帯域幅アービタに結合するよう動作可能である１本のラインとから なる請求項５記載の装置。 ９． 交換機本体及び複数の第１のコネクタ領域を有する交換機制御モジュール と、 セルフロープロセッサに結合された第２のコネクタ領域を有する複数の入力／ 出力モジュールとにより構成され、 各第２のコネクタ領域は、上記交換機制御モジュールの第１のコ ネクタ領域に結合され、上記交換機制御モジュールの第１のコネクタ領域と一対 一の対応関係を有し、 上記交換機制御モジュールは、別個の制御相互接続とデータ相互接続とにより 夫々の入力／出力モジュールに接続されている通信装置。 １０． 交換機本体及び複数の第３のコネクタ領域を有する冗長交換機制御モジ ュールを更に有し、 各入力／出力モジュールは上記セルフロープロセッサに結合された第４のコネ クタ領域を有し、 各第４のコネクタ領域は、上記冗長交換機制御モジュールの第３のコネクタ領 域と結合され、上記冗長交換機制御モジュールの第３のコネクタ領域と一対一の 対応関係を有する請求項９記載の装置。 １１． 上記交換機制御モジュールは、上記交換機制御モジュールに結合された 第５のコネクション領域を更に有し、 上記第５のコネクション領域は、上記冗長交換機制御モジュールの第３のコネ クタ領域に結合され、上記冗長交換機制御モジュールの第３のコネクタ領域と一 対一の対応関係を有する請求項１０記載の装置。 １２． 複数の相互接続を含むバックプレーンを更に有し、 各相互接続は、第１のコネクタ領域を対応した第２のコネクタ領域に結合する よう動作可能であり、 各相互接続は、データ相互接続と制御相互接続とにより構成されている請求項 ９記載の装置。 １３． 各セルフロープロセッサは、交換機着信側ポートプロセッサと交換機発 信側ポートプロセッサとを更に有し、 各データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本のラインとからなる 請求項１２記載の装置。 １４． 各セルフロープロセッサは、交換機着信側ポートプロセッサと交換機発 信側ポートプロセッサとを更に有し、 各データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ結合 論理ラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ結合 論理ラインとからなる請求項１２記載の装置。 １５． 各セルフロープロセッサは、交換機着信側ポートプロセッサと交換機発 信側ポートプロセッサとを更に有し、 上記交換機制御モジュールは、 帯域幅アービタに結合されたマルチポイントトポロジーコントローラであって 、ポイント及びマルチポイントからポイント及びマルチポイントへの通信をサポ ートするため、各マルチポイントトポロジーコントローラが入力／出力モジュー ルの少なくとも一つのセルフロープロセッサに結合するよう動作可能であり、上 記帯域幅アービタは、上記入力／出力モジュールと上記マルチポイントトポロジ ーコントローラとの間で通信をサポートするため上記交換機本 体のマッピングを制御するよう動作可能である複数のマルチポイントトポロジー コントローラを更に有し、 各制御相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの関係したマルチポイントトポロジーコントローラに結合するよう動 作可能である４本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの関係したマルチポイントトポロジーコントローラに結合するよう動 作可能である２本のラインと、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの帯域幅アービタに結合するよう動作可能である１本のラインとから なる請求項１２記載の装置。 １６． 交換機本体を有する交換機制御モジュールに結合するよう動作可能であ る入力／出力モジュールにおいて、 情報を受信、転送するよう動作可能であるラインインタフェースと、 上記ラインインタフェースで受信された情報を処理するよう動作可能である交 換機着信側ポートプロセッサと、 上記ラインインタフェースにより転送されるべき情報を処理するよう動作可能 である交換機発信側ポートプロセッサと、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、上記交換機制御モジュールの交換機本体に結合するよう動作可能であ るデータ相互接続と、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、上記交換機制御モジュールの交換機本体に結合するよう動作可能であ る制御相互接続とからなる入力／出力モジュール。 １７． 上記ラインインタフェースは、物理的インタフェースと、ネットワーク 網間接続系と、接続性エンジンとにより構成される請求項１６記載の入力／出力 モジュール。 １８． 上記ラインインタフェースは、アクセス系から受信された情報をコアセ ル転送フォーマットに変換するよう動作可能である請求項１６記載の入力／出力 モジュール。 １９． 上記アクセス系はフレームリレーからなる請求項１８記載の入力／出力 モジュール。 ２０． 上記アクセス系は非同期転送モードからなる請求項１８記載の入力／出 力モジュール。 ２１． 上記コアセル転送フォーマットは非同期転送モードからなる請求項１８ 記載の入力／出力モジュール。 ２２． 上記データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本のラインとからなる 請求項１６記載の入力／出力モジュール。 ２３． 上記データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ結合 論理ラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ結合 論理ラインとからなる請求項１６記載の入力／出力モジュール。 ２４． 上記交換機制御モジュールは、 帯域幅アービタに結合されたマルチポイントトポロジーコントローラであって 、ポイント及びマルチポイントからポイント及びマルチポイントへの通信をサポ ートするため、各マルチポイントトポロジーコントローラが上記交換機着信側ポ ートプロセッサ及び上記交換機発信側ポートプロセッサに結合するよう動作可能 であり、上記帯域幅アービタは、上記マルチポイントトポロジーコントローラと 、上記交換機着信側ポートプロセッサと、上記交換機発信側ポートプロセッサと の間で通信をサポートするため上記交換機本体のマッピングを制御するよう動作 可能である複数のマルチポイントトポロジーコントローラを更に有し、 上記制御相互接続は、 上記マルチポイントトポロジーコントローラと、上記交換機着信側ポートプロ セッサと、上記交換機発信側ポートプロセッサとの間で通信をサポートするため 、上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機本体 の関係したマルチポイントトポロジーコントローラに結合するよう動作可能であ る４本のラインと、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの関係したマルチポイントトポロジーコントローラに結合するよう動 作可能である４本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの関係したマルチポイントトポロジーコントローラに結合するよう動 作可能である２本のラインと、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの帯域幅アービタに結合するよう動作可能である１本のラインとから なる請求項１６記載の入力／出力モジュール。 ２５． 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセ ッサに結合され、冗長交換機制御モジュールの交換機本体に結合するよう動作可 能である冗長データ相互接続と、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、冗長交換機制御モジュールの交換機本体に結合するよう動作可能であ る冗長制御相互接続とからなる請求項１６記載の入力／出力モジュール。 ２６． 上記冗長データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールの交換機本体に結合するよう動作可能である２本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記冗長交換機 制御モジュールの交換機本体に結合するよう動作可能である２本のラインとから なる請求項２５記載の入力／出力モジュール。 ２７． 上記冗長データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ 結合論理ラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記冗長交換機 制御モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ 結合論理ラインとからなる請求項２５記 載の入力／出力モジュール。 ２８． 上記冗長交換機制御モジュールは、上記冗長交換機制御モジュールの帯 域幅アービタに結合されたマルチポイントトポロジーコントローラであって、各 マルチポイントトポロジーコントローラが少なくとも一つの入力／出力モジュー ルに結合するよう動作可能である複数のマルチポイントトポロジーコントローラ を更に有し、 上記冗長制御相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールの関係したマルチポイントトポロジーコントローラに結合するよ う動作可能である４本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記冗長交換機 制御モジュールの関係したマルチポイントトポロジーコントローラに結合するよ う動作可能である２本のラインと、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールの帯域幅アービタに結合するよう動作可能である１本のラインと からなる請求項２５記載の入力／出力モジュール。 ２９． 交換機本体を有する交換機制御モジュールに結合するよう動作可能であ る入出力モジュールにおいて、 情報を受信、転送するよう動作可能であるセルフロープロセッサと、 上記セルフロープロセッサに結合され、上記交換機制御モジュールの交換機本 体に結合するよう動作可能であるデータ相互接続と、 上記セルフロープロセッサに結合され、上記交換機本体に結合するよう動作可 能であるデータ相互接続とからなる入力／出力モジュール。 ３０． 上記セルフロープロセッサに結合され、冗長交換機制御モジュールの交 換機本体に結合するよう動作可能である冗長データ相互接続と、 上記セルフロープロセッサに結合され、冗長交換機本体に結合するよう動作可 能である冗長データ相互接続とからなる請求項２９記載の入力／出力モジュール 。 ３１． ラインインタフェースを更に有する請求項２９記載の入力／出力モジュ ール。 ３２． 上記ラインインタフェースは、アクセス系から受信された情報をコアセ ル転送フォーマットに変換するよう動作可能である請求項３１記載の入力／出力 モジュール。 ３３． 上記アクセス系はフレームリレーからなる請求項３１記載の入力／出力 モジュール。 ３４． 上記アクセス系は非同期転送モードからなる請求項３１記載の入力／出 力モジュール。 ３５． 上記コアセル転送フォーマットは非同期転送モードからなる請求項３１ 記載の入力／出力モジュール。 ３６． 物理的インタフェースと、ネットワーク網間接続系と、接続性エンジン とを有するラインインタフェースを更に含む請求項２９記載の入力／出力モジュ ール。 ３７． 複数の入力／出力モジュールに結合するよう動作可能である交換機制御 モジュールにおいて、 第１のクロスバー入力から複数のクロスバー出力の中のいずれか に情報を転送するよう動作可能であるデータクロスバーと、 上記データクロスバーのマッピングを制御するよう動作可能である帯域幅アー ビタと、 上記データクロスバーに結合され、対応する入力／出力モジュールに結合する ように個々に動作可能である複数のデータ相互接続と、 上記帯域幅アービタに結合され、対応する入力／出力モジュールに結合するよ うに個々に動作可能である複数の制御相互接続とからなる交換機制御モジュール 。 ３８． 各入力／出力モジュールは、交換機着信側ポートプロセッサと交換機発 信側ポートプロセッサとにより構成され、 各データ相互接続は、 上記交換機制御モジュールの上記データクロスバーに結合され、上記対応する 入力／出力モジュールの交換機着信側ポートプロセッサに結合するよう動作可能 である２本のラインと、 上記交換機制御モジュールの上記データクロスバーに結合され、上記対応する 入力／出力モジュールの交換機発信側ポートプロセッサに結合するよう動作可能 である２本のラインとからなる請求項３７記載の交換機制御モジュール。 ３９． 各入力／出力モジュールは、交換機着信側ポートプロセッサと交換機発 信側ポートプロセッサとを更に有し、 各データ相互接続は、 上記交換機制御モジュールの上記データクロスバーに結合され、上記対応する 入力／出力モジュールの交換機着信側ポートプロセッサに結合するよう動作可能 である２本の差動エミッタ結合論理ラインと、 上記交換機制御モジュールの上記データクロスバーに結合され、上記対応する 入力／出力モジュールの交換機発信側ポートプロセッ サに結合するよう動作可能である２本の差動エミッタ結合論理ラインとからなる 請求項３７記載の交換機制御モジュール。 ４０． 帯域幅アービタに結合された複数のマルチポイントトポロジーコントロ ーラであって、各マルチポイントトポロジーコントローラは複数の入力／出力モ ジュールの間でポイント及びマルチポイントからポイント及びマルチポイントへ の通信をサポートするよう動作可能であり、上記帯域幅アービタは上記マルチポ イントトポロジーコントローラと上記入力／出力モジュールとの間で通信をサポ ートするため上記データクロスバーのマッピングを制御するよう動作可能である 複数のマルチポートトポロジーコントローラを更に有し、 各制御相互接続は、 上記対応する入力／出力モジュールの交換機着信側ポートプロセッサを上記交 換機制御モジュールの関係したマルチポイントトポロジーコントローラに結合す るよう動作可能である４本のラインと、 上記対応する入力／出力モジュールの交換機発信側ポートプロセッサを上記交 換機制御モジュールの関係したマルチポイントトポロジーコントローラに結合す るよう動作可能である２本のラインと、 上記対応する入力／出力モジュールの交換機着信側ポートプロセッサを上記交 換機制御モジュールの帯域幅アービタに結合するよう動作可能である１本のライ ンとからなる請求項３７記載の交換機制御モジュール。 ４１． 複数の入力／出力モジュールの中のいずれかから情報を受信するよう動 作可能である交換機着信側ポートプロセッサと、 上記複数の入力／出力モジュールの中のいずれかに情報を提供するよう動作可 能である交換機発信側ポートプロセッサと、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポート プロセッサに結合され、冗長交換機制御モジュールのデータクロスバーに結合す るよう動作可能である冗長データ相互接続と、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、上記冗長交換機制御モジュールの帯域幅アービタに結合するよう動作 可能である冗長制御相互接続とからなる請求項３７記載の交換機制御モジュール 。 ４２． 上記冗長データ相互接続は、 上記交換機制御モジュールの上記交換機着信側ポートプロセッサを上記冗長交 換機制御モジュールのデータクロスバーに結合するよう動作可能である２本のラ インと、 上記交換機制御モジュールの交換機発信側ポートプロセッサを上記冗長交換機 制御モジュールのデータクロスバーに結合するよう動作可能である２本のライン とからなる請求項４１記載の交換機制御モジュール。 ４３． 上記冗長データ相互接続は、 上記交換機制御モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールのデータクロスバーに結合するよう動作可能である２本の差動エ ミッタ結合論理ラインと、 上記交換機制御モジュールの交換機発信側ポートプロセッサを上記冗長交換機 制御モジュールのデータクロスバーに結合するよう動作可能である２本の差動エ ミッタ結合論理ラインとからなる請求項４１記載の交換機制御モジュール。 ４４． 上記冗長交換機制御モジュールは、上記冗長交換機制御モジュールの帯 域幅アービタに結合された複数のマルチポイントトポロジーコントローラを更に 有し、 上記冗長制御相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールの関係したマルチポイントトポロジーコントローラに結合するよ う動作可能である４本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記冗長交換機 制御モジュールの関係したマルチポイントトポロジーコントローラに結合するよ う動作可能である２本のラインと、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールの帯域幅アービタに結合するよう動作可能である１本のラインと からなる請求項４１記載の交換機制御モジュール。 ４５． 交換機本体を有する交換機制御モジュールに結合されるよう動作可能で ある入力／出力モジュールにおいて、 交換機着信側ポートプロセッサと、 交換機発信側ポートプロセッサと、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、アクセス系から受信された情報を上記交換機着信側ポートプロセッサ に配信するためのコアセル転送フォーマットに変換するよう動作可能であり、上 記交換機発信側ポートプロセッサから受信されたコアセル転送フォーマットの情 報をアクセス系のためのフォーマットに変換するよう動作可能であるラインイン タフェースと、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、上記入力／出力モジュールの上記交換機着信側ポートプロセッサを上 記交換機制御モジュールの交換機本体に結合するよう動作可能である２本の差動 エミッタ結合論理ラインと、上記入力／出力モジュールの上記交換機発信側ポー トプロセッサを上記交換機制御モジュールの交換機本体に結合するよう動作可能 である２本の差動エミッタ結合論理ラインとからなるデータ相互接続 と、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、上記入力／出力モジュールの上記交換機着信側ポートプロセッサを上 記交換機制御モジュールの交換機本体内のマルチポイントトポロジーコントロー ラに結合するよう動作可能である４本のラインと、上記入力／出力モジュールの 上記交換機発信側ポートプロセッサを上記交換機制御モジュールのマルチポイン トトポロジーコントローラに結合するよう動作可能である２本のラインと、上記 入力／出力モジュールの上記交換機着信側ポートプロセッサを上記交換機制御モ ジュールの交換機本体内の帯域幅アービタに結合するよう動作可能である１本の ラインとからなる制御相互接続とにより構成される入力／出力モジュール。 ４６． 上記ラインインタフェースは、物理的インタフェースと、ネットワーク 網間接続系と、接続性エンジンとにより構成される請求項４５記載の入力／出力 モジュール。 ４７． 上記アクセス系はフレームリレーからなる請求項４５記載の入力／出力 モジュール。 ４８． 上記アクセス系は非同期転送モードからなる請求項４５記載の入力／出 力モジュール。 ４９． 上記コアセル転送フォーマットは非同期転送モードからなる請求項４５ 記載の入力／出力モジュール。 ５０． 上記交換機着信側ポートプロセッサに結合され、上記交換機着信側ポー トプロセッサから受信されたｎビットワードを上記データ相互接続を用いた送信 用の直列データに変換するよう動作可 能であるシリアライザと、 上記交換機発信側ポートプロセッサに結合され、上記データ相互接続から受信 された直列データを上記交換機発信側ポートプロセッサへの配信用のｎビットワ ードに変換するよう動作可能であるデシリアライザとを更に有する請求項４５記 載の入力／出力モジュール。 ５１． 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセ ッサに結合され、上記入力／出力モジュールの上記交換機着信側ポートプロセッ サを冗長交換機制御モジュールの交換機本体に結合するよう動作可能である２本 の差動エミッタ結合論理ラインと、上記入力／出力モジュールの上記交換機発信 側ポートプロセッサを上記冗長交換機制御モジュールの交換機本体に結合するよ う動作可能である２本の差動エミッタ結合論理ラインとからなる冗長データ相互 接続と、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、上記入力／出力モジュールの上記交換機着信側ポートプロセッサを上 記冗長交換機制御モジュールの交換機本体内のマルチポイントトポロジーコント ローラに結合するよう動作可能である４本のラインと、上記入力／出力モジュー ルの上記交換機発信側ポートプロセッサを上記冗長交換機制御モジュールのマル チポイントトポロジーコントローラに結合するよう動作可能である２本のライン と、上記入力／出力モジュールの上記交換機着信側ポートプロセッサを上記冗長 交換機制御モジュールの交換機本体内の帯域幅アービタに結合するよう動作可能 である１本のラインとからなる冗長制御相互接続とを更に有する請求項４５記載 の入力／出力モジュール。 【図１】

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，Ｈ Ｕ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ， ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者 カルダラ，スティーヴン エイ アメリカ合衆国，マサチューセッツ州 01776，サッドベリ，ホースポンド・ロー ド 220番 (72)発明者 マニング，トマス エイ アメリカ合衆国，マサチューセッツ州 01532，ノースボロ，サマー・ストリート 26番 (72)発明者 マクルア，ロバート ビー アメリカ合衆国，マサチューセッツ州 03049，ホリス，ハナー・ドライヴ 23番

Claims (1)

1. 【特許請求の範囲】 １． 交換機本体を有する交換機制御モジュールと、 セルフロープロセッサを個々に有する複数の入力／出力モジュールと、 入力／出力モジュールのセルフロープロセッサを交換機制御モジュールの交換 機本体に結合するよう個々に動作可能な複数の制御相互接続と、 入力／出力モジュールのセルフロープロセッサを交換機制御モジュールの交換 機本体に結合するよう個々に動作可能な複数のデータ相互接続とからなる通信装 置。 ２． 上記交換機制御モジュールは、帯域幅アービタに結合された複数のマルチ ポイントトポロジーコントローラを更に有し、 各マルチポイントトポロジーコントローラは、入力／出力モジュールの少なく とも一つのセルフロープロセッサに結合するように動作可能である請求項１記載 の装置。 ３． 上記交換機制御モジュールは、上記交換機制御モジュールの帯域幅アービ タに結合されたセルフロープロセッサを更に有する請求項１記載の装置。 ４． 交換機本体を有する冗長交換機制御モジュールと、 入力／出力モジュールのセルフロープロセッサを冗長交換機制御モジュールの 交換機本体に結合するよう個々に動作可能な複数の冗長制御相互接続と、 入力／出力モジュールのセルフロープロセッサを冗長交換機制御モジュールの 交換機本体に結合するよう個々に動作可能な複数の冗長データ相互接続とを更に 有する請求項１記載の装置。 ５． 各セルフロープロセッサは、交換機着信側ポートプロセッサと、 交換機発信側ポートプロセッサとを更に有する請求項１記載の装置。 ６． 各データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本のラインとからなる 請求項５記載の装置。 ７． 各データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ結合 論理ラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ結合 論理ラインとからなる請求項５記載の装置。 ８． 上記交換機制御モジュールは、 帯域幅アービタに結合されたマルチポイントトポロジーコントローラであって 、各マルチポイントトポロジーコントローラが入力／出力モジュールの少なくと も一つのセルフロープロセッサに結合するよう動作可能である複数のマルチポイ ントトポロジーコントローラを更に有し、 各制御相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの関係したマルチポイントトポロジーコントローラに結合するよう動 作可能である４本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの関係したマルチポイントトポロジーコントローラに結合するよう動 作可能である２本のラインと、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの帯域幅アービタに結合するよう動作可能である１本のラインとから なる請求項５記載の装置。 ９． 交換機本体及び複数の第１のコネクタ領域を有する交換機制御モジュール と、 セルフロープロセッサに結合された第２のコネクタ領域を有する複数の入力／ 出力モジュールとにより構成され、 各第２のコネクタ領域は、上記交換機制御モジュールの第１のコネクタ領域に 結合され、上記交換機制御モジュールの第１のコネクタ領域と一対一の対応関係 を有する通信装置。 １０． 交換機本体及び複数の第３のコネクタ領域を有する冗長交換機制御モジ ュールを更に有し、 各入力／出力モジュールは上記セルフロープロセッサに結合された第４のコネ クタ領域を有し、 各第４のコネクタ領域は、上記冗長交換機制御モジュールの第３のコネクタ領 域と結合され、上記冗長交換機制御モジュールの第３のコネクタ領域と一対一の 対応関係を有する請求項９記載の装置。 １１． 上記交換機制御モジュールは、上記交換機制御モジュールに結合された 第５のコネクション領域を更に有し、 上記第５のコネクション領域は、上記冗長交換機制御モジュール の第３のコネクタ領域に結合され、上記冗長交換機制御モジュールの第３のコネ クタ領域と一対一の対応関係を有する請求項１０記載の装置。 １２． 複数の相互接続を含むバックプレーンを更に有し、 各相互接続は、第１のコネクタ領域を対応した第２のコネクタ領域に結合する よう動作可能であり、 各相互接続は、データ相互接続と制御相互接続とにより構成されている請求項 ９記載の装置。 １３． 各セルフロープロセッサは、交換機着信側ポートプロセッサと交換機発 信側ポートプロセッサとを更に有し、 各データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本のラインとからなる 請求項１２記載の装置。 １４． 各セルフロープロセッサは、交換機着信側ポートプロセッサと交換機発 信側ポートプロセッサとを更に有し、 各データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ結合 論理ラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ結合 論理ラインとからなる請求項１２記載の 装置。 １５． 各セルフロープロセッサは、交換機着信側ポートプロセッサと交換機発 信側ポートプロセッサとを更に有し、 上記交換機制御モジュールは、 帯域幅アービタに結合されたマルチポイントトポロジーコントローラであって 、各マルチポイントトポロジーコントローラが入力／出力モジュールの少なくと も一つのセルフロープロセッサに結合するよう動作可能である複数のマルチポイ ントトポロジーコントローラを更に有し、 各制御相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの関係したマルチポイントトポロジーコントローラに結合するよう動 作可能である４本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの関係したマルチポイントトポロジーコントローラに結合するよう動 作可能である２本のラインと、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの帯域幅アービタに結合するよう動作可能である１本のラインとから なる請求項１２記載の装置。 １６． 交換機本体を有する交換機制御モジュールに結合するよう動作可能であ る入力／出力モジュールにおいて、 ラインインタフェースと、 交換機着信側ポートプロセッサと、 交換機発信側ポートプロセッサと、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、上記交換機制御モジュールの交換機本体に結合するよう動作可能であ るデータ相互接続と、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、上記交換機制御モジュールの交換機本体に結合するよう動作可能であ る制御相互接続とからなる入力／出力モジュール。 １７． 上記ラインインタフェースは、物理的インタフェースと、ネットワーク 網間接続系と、接続性エンジンとにより構成される請求項１６記載の入力／出力 モジュール。 １８． 上記ラインインタフェースは、アクセス系から受信された情報をコアセ ル転送フォーマットに変換するよう動作可能である請求項１６記載の入力／出力 モジュール。 １９． 上記アクセス系はフレームリレーからなる請求項１８記載の入力／出力 モジュール。 ２０． 上記アクセス系は非同期転送モードからなる請求項１８記載の入力／出 力モジュール。 ２１． 上記コアセル転送フォーマットは非同期転送モードからなる請求項１８ 記載の入力／出力モジュール。 ２２． 上記データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本のラインとからなる 請求項１６記載の入力／出力モジュール。 ２３． 上記データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ結合 論理ラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ結合 論理ラインとからなる請求項１６記載の入力／出力モジュール。 ２４． 上記交換機制御モジュールは、 帯域幅アービタに結合されたマルチポイントトポロジーコントローラであって 、各マルチポイントトポロジーコントローラが少なくとも一つの入力／出力モジ ュールに結合するよう動作可能である複数のマルチポイントトポロジーコントロ ーラを更に有し、 上記制御相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの関係したマルチポイントトポロジーコントローラに結合するよう動 作可能である４本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記交換機制御 モジュールの関係したマルチポイントトポロジーコントローラに結合するよう動 作可能である２本のラインと、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記交換機制御 モジュールの帯域幅アービタに結合するよう動作可能である１本のラインとから なる請求項１６記載の入力／出力モジュール。 ２５． 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセ ッサに結合され、冗長交換機制御モジュールの交換機本体に結合するよう動作可 能である冗長データ相互接続と、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、冗長交換機制御モジュールの交換機本体に結合するよう動作可能であ る冗長制御相互接続とからなる請求項１６記載の入力／出力モジュール。 ２６． 上記冗長データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールの交換機本体に結合するよう動作可能である２本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記冗長交換機 制御モジュールの交換機本体に結合するよう動作可能である２本のラインとから なる請求項２５記載の入力／出力モジュール。 ２７． 上記冗長データ相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ 結合論理ラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記冗長交換機 制御モジュールの交換機本体に結合するよう動作可能である２本の差動エミッタ 結合論理ラインとからなる請求項２５記載の入力／出力モジュール。 ２８． 上記冗長交換機制御モジュールは、上記冗長交換機制御モジュールの帯 域幅アービタに結合されたマルチポイントトポロジーコントローラであって、各 マルチポイントトポロジーコントローラが少なくとも一つの入力／出力モジュー ルに結合するよう動作可能である複数のマルチポイントトポロジーコントローラ を更に有し、 上記冗長制御相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールの関係したマルチポイントトポロジーコントローラに結合するよ う動作可能である４本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記冗長交換機 制御モジュールの関係したマルチポイントトポロジーコントローラに結合するよ う動作可能である２本のラインと、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールの帯域幅アービタに結合するよう動作可能である１本のラインと からなる請求項２５記載の入力／出力モジュール。 ２９． 交換機本体を有する交換機制御モジュールに結合するよう動作可能であ る入出力モジュールにおいて、 セルフロープロセッサと、 上記セルフロープロセッサに結合され、上記交換機制御モジュールの交換機本 体に結合するよう動作可能であるデータ相互接続と、 上記セルフロープロセッサに結合され、上記交換機本体に結合するよう動作可 能であるデータ相互接続とからなる入力／出力モジュール。 ３０． 上記セルフロープロセッサに結合され、冗長交換機制御モジュールの交 換機本体に結合するよう動作可能である冗長データ相互接続と、 上記セルフロープロセッサに結合され、冗長交換機本体に結合するよう動作可 能である冗長データ相互接続とからなる請求項２９記載の入力／出力モジュール 。 ３１． ラインインタフェースを更に有する請求項２９記載の入力／出力モジュ ール。 ３２． 上記ラインインタフェースは、アクセス系から受信された情報をコアセ ル転送フォーマットに変換するよう動作可能である請求項３１記載の入力／出力 モジュール。 ３３． 上記アクセス系はフレームリレーからなる請求項３１記載の入力／出力 モジュール。 ３４． 上記アクセス系は非同期転送モードからなる請求項３１記載の入力／出 力モジュール。 ３５． 上記コアセル転送フォーマットは非同期転送モードからなる請求項３１ 記載の入力／出力モジュール。 ３６． 物理的インタフェースと、ネットワーク網間接続系と、接続性エンジン とを有するラインインタフェースを更に含む請求項２９記載の入力／出力モジュ ール。 ３７． 複数の入力／出力モジュールに結合するよう動作可能である交換機制御 モジュールにおいて、 帯域幅アービタと、 上記帯域幅アービタに結合されたデータクロスバーと、 上記データクロスバーに結合され、対応する入力／出力モジュールに結合する ように個々に動作可能である複数のデータ相互接続と、 上記帯域幅アービタに結合され、対応する入力／出力モジュールに結合するよ うに個々に動作可能である複数の制御相互接続とからなる交換機制御モジュール 。 ３８． 各入力／出力モジュールは、交換機着信側ポートプロセッサと交換機発 信側ポートプロセッサとにより構成され、 各データ相互接続は、 上記交換機制御モジュールの上記データクロスバーに結合され、上記対応する 入力／出力モジュールの交換機着信側ポートプロセッサに結合するよう動作可能 である２本のラインと、 上記交換機制御モジュールの上記データクロスバーに結合され、上記対応する 入力／出力モジュールの交換機発信側ポートプロセッサに結合するよう動作可能 である２本のラインとからなる請求項３７記載の交換機制御モジュール。 ３９． 各入力／出力モジュールは、交換機着信側ポートプロセッサと交換機発 信側ポートプロセッサとを更に有し、 各データ相互接続は、 上記交換機制御モジュールの上記データクロスバーに結合され、上記対応する 入力／出力モジュールの交換機着信側ポートプロセッサに結合するよう動作可能 である２本の差動エミッタ結合論理ラインと、 上記交換機制御モジュールの上記データクロスバーに結合され、上記対応する 入力／出力モジュールの交換機発信側ポートプロセッサに結合するよう動作可能 である２本の差動エミッタ結合論理ラインとからなる請求項３７記載の交換機制 御モジュール。 ４０． 帯域幅アービタに結合された複数のマルチポイントトポロジーコントロ ーラを更に有し、 各制御相互接続は、 上記対応する入力／出力モジュールの交換機着信側ポートプロセッサを上記交 換機制御モジュールの関係したマルチポイントトポロジーコントローラに結合す るよう動作可能である４本のラインと、 上記対応する入力／出力モジュールの交換機発信側ポートプロセッサを上記交 換機制御モジュールの関係したマルチポイントトポ ロジーコントローラに結合するよう動作可能である２本のラインと、 上記対応する入力／出力モジュールの交換機着信側ポートプロセッサを上記交 換機制御モジュールの帯域幅アービタに結合するよう動作可能である１本のライ ンとからなる請求項３７記載の交換機制御モジュール。 ４１． 交換機着信側ポートプロセッサと、 交換機発信側ポートプロセッサと、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、冗長交換機制御モジュールのデータクロスバーに結合するよう動作可 能である冗長データ相互接続と、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、上記冗長交換機制御モジュールの帯域幅アービタに結合するよう動作 可能である冗長制御相互接続とからなる請求項３７記載の交換機制御モジュール 。 ４２． 上記冗長データ相互接続は、 上記交換機制御モジュールの上記交換機着信側ポートプロセッサを上記冗長交 換機制御モジュールのデータクロスバーに結合するよう動作可能である２本のラ インと、 上記交換機制御モジュールの交換機発信側ポートプロセッサを上記冗長交換機 制御モジュールのデータクロスバーに結合するよう動作可能である２本のライン とからなる請求項４１記載の交換機制御モジュール。 ４３． 上記冗長データ相互接続は、 上記交換機制御モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールのデータクロスバーに結合するよう動作可能である２本の差動エ ミッタ結合論理ラインと、 上記交換機制御モジュールの交換機発信側ポートプロセッサを上記冗長交換機 制御モジュールのデータクロスバーに結合するよう動作可能である２本の差動エ ミッタ結合論理ラインとからなる請求項４１記載の交換機制御モジュール。 ４３． 上記冗長交換機制御モジュールは、上記冗長交換機制御モジュールの帯 域幅アービタに結合された複数のマルチポイントトポロジーコントローラを更に 有し、 上記冗長制御相互接続は、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールの関係したマルチポイントトポロジーコントローラに結合するよ う動作可能である４本のラインと、 上記入力／出力モジュールの交換機発信側ポートプロセッサを上記冗長交換機 制御モジュールの関係したマルチポイントトポロジーコントローラに結合するよ う動作可能である２本のラインと、 上記入力／出力モジュールの交換機着信側ポートプロセッサを上記冗長交換機 制御モジュールの帯域幅アービタに結合するよう動作可能である１本のラインと からなる請求項４１記載の交換機制御モジュール。 ４５． 交換機本体を有する交換機制御モジュールに結合されるよう動作可能で ある入力／出力モジュールにおいて、 交換機着信側ポートプロセッサと、 交換機発信側ポートプロセッサと、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、アクセス系から受信された情報を上記交換機着信側ポートプロセッサ に配信するためのコアセル転送フォーマットに変換するよう動作可能であり、上 記交換機発信側ポートプロセッサから受信されたコアセル転送フォーマットの情 報をアクセ ス系のためのフォーマットに変換するよう動作可能であるラインインタフェース と、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、上記入力／出力モジュールの上記交換機着信側ポートプロセッサを上 記交換機制御モジュールの交換機本体に結合するよう動作可能である２本の差動 エミッタ結合論理ラインと、上記入力／出力モジュールの上記交換機発信側ポー トプロセッサを上記交換機制御モジュールの交換機本体に結合するよう動作可能 である２本の差動エミッタ結合論理ラインとからなるデータ相互接続と、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、上記入力／出力モジュールの上記交換機着信側ポートプロセッサを上 記交換機制御モジュールの交換機本体内のマルチポイントトポロジーコントロー ラに結合するよう動作可能である４本のラインと、上記入力／出力モジュールの 上記交換機発信側ポートプロセッサを上記交換機制御モジュールのマルチポイン トトポロジーコントローラに結合するよう動作可能である２本のラインと、上記 入力／出力モジュールの上記交換機着信側ポートプロセッサを上記交換機制御モ ジュールの交換機本体内の帯域幅アービタに結合するよう動作可能である１本の ラインとからなる制御相互接続とにより構成される入力／出力モジュール。 ４６． 上記ラインインタフェースは、物理的インタフェースと、ネットワーク 網間接続系と、接続性エンジンとにより構成される請求項４５記載の入力／出力 モジュール。 ４７． 上記アクセス系はフレームリレーからなる請求項４５記載の入力／出力 モジュール。 ４８． 上記アクセス系は非同期転送モードからなる請求項４５記載の入力／出 力モジュール。 ４９． 上記コアセル転送フォーマットは非同期転送モードからなる請求項４５ 記載の入力／出力モジュール。 ５０． 上記交換機着信側ポートプロセッサに結合され、上記交換機着信側ポー トプロセッサから受信されたｎビットワードを上記データ相互接続を用いた送信 用の直列データに変換するよう動作可能であるシリアライザと、 上記交換機発信側ポートプロセッサに結合され、上記データ相互接続から受信 された直列データを上記交換機発信側ポートプロセッサへの配信用のｎビットワ ードに変換するよう動作可能であるデシリアライザとを更に有する請求項４５記 載の入力／出力モジュール。 ５１． 上記シリアライザ及び上記デシリアライザはファイバチャネルインタフ ェースをサポートする請求項５０記載の入力／出力モジュール。 ５２． 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセ ッサに結合され、上記入力／出力モジュールの上記交換機着信側ポートプロセッ サを冗長交換機制御モジュールの交換機本体に結合するよう動作可能である２本 の差動エミッタ結合論理ラインと、上記入力／出力モジュールの上記交換機発信 側ポートプロセッサを上記冗長交換機制御モジュールの交換機本体に結合するよ う動作可能である２本の差動エミッタ結合論理ラインとからなる冗長データ相互 接続と、 上記交換機着信側ポートプロセッサ及び上記交換機発信側ポートプロセッサに 結合され、上記入力／出力モジュールの上記交換機着 信側ポートプロセッサを上記冗長交換機制御モジュールの交換機本体内のマルチ ポイントトポロジーコントローラに結合するよう動作可能である４本のラインと 、上記入力／出力モジュールの上記交換機発信側ポートプロセッサを上記冗長交 換機制御モジュールのマルチポイントトポロジーコントローラに結合するよう動 作可能である２本のラインと、上記入力／出力モジュールの上記交換機着信側ポ ートプロセッサを上記冗長交換機制御モジュールの交換機本体内の帯域幅アービ タに結合するよう動作可能である１本のラインとからなる冗長制御相互接続とを 更に有する請求項４５記載の入力／出力モジュール。