JPH11507457A - メモリ構造 - Google Patents

Abstract

(57)【要約】 本発明は、特に、メモリベクトルを記憶できる新しいメモリ構造に関する。メモリ（＃１，Ｑｉ〜＃Ｍ，Ｑｉ）の各記憶場所は、大きなベクトルの長さに適合した長さを有しかつ情報の入力および／または出力からメモリ内に深く入るように配置される。これにより各ベクトルは、メモリ（メモリプレーンＭＩのメモリフィールドＦ１）の入力および／または出力にベクトルの始点をもつ連続順で、非分割記憶される。アドレス指定がメモリへの入力および／または出力に行なわれる。メモリの記憶場所に（および該記憶場所から）中断されないシーケンスで情報を入力および出力するための、シフトレジスタのように機能する手段（1IB〜ＭＩＢ、１ＵＢ〜ＭＵＢ）が設けられている。

Description

【発明の詳細な説明】 メモリ構造 本発明は、請求の範囲第１項の前提部に記載の形式のメモリ構造に関する。 発明の背景 メモリの開発は、コンピュータプロセッサの開発と同時に行なわれている。こ のことは、プロセッサの開発がメモリの開発を案内してきたといえる。従って、 メモリの情報は、一定数のビットからなるビット群（以下、バイトと呼ぶ）に任 意に分割され、殆どの場合、前に選択された情報とは独立してアドレスされる。 このため、メモリへの情報の書込みまたは読取りを行なうには、アドレスデコー ダは、或るアクセス時間内にメモリ内の任意位置に到達できなくてはならない。 データ転送速度はアクセス時間に反比例する。アクセス時間は、本来的に、メモ リに使用される製造技術の種類に基づいて定まる。回路のサイズおよび複雑さを 最小にするため、ＶＬＳＩ技術（ＶＬＳＩ＝Ｖery Ｌarge Ｓcale Ｉntegration 、大規模集積回路）が使用されかつ努力がなされている。所与の技術にとって、 メリのサイズは、信号の伝播速度により常に制限される。同時に、メモリが増大 するとアドレスデコーダの複雑さも増大するため、従来技術では、大きなメモリ 領域は長いアクセス時間を伴うという関係がある。データ処理速度に対する要望 は常に増大している。アドレスデコーダの複雑さが増大しかつ伝播速度が一定で あるため、全記憶スペース、すなわち情報が記憶されるアドレス指定可能表面は 、コンピュータ速度の増大につれて常に減少する。 遠隔通信、レーダ、コンピュータ用大メモリ等の近年非常に重要になっている 多くの使用分野では、情報は、バイトの形態ではなく、ベクトルと呼ばれるバイ ト列として取り扱われる。現代のデジタルホンシステムおよびデータ通信システ ムでは、 情報のパケット（ＡＴＭ）が使用されている。レーダでは、情報はパルスの形態 をなしている。デジタル化の後は、パルスは、出発点と長さとにより定義される 大きなベクトルであると考えられる。 多くの用途では、連結バイトの大きなブロックが同じ態様（例えば、ワードプ ロセッサではテキストのブロック）で取り扱われる。他の例は、コンピュータの スワップメモリである。これらでは、一般に、全体として大量の情報（ベクトル ）が取り扱われ、バイトレベルでのアドレス指定は使用されていない。 発明の目的 本発明の目的は、ベクトルの記憶ができるメモリ構造を作ることにある。 本発明の他の目的は、ベクトルの読取りおよび／または書込みを行なうため、 記憶場所への高速かつ連続アクセスが可能なメモリ構造を作ることにある。 本発明の他の目的は、ベクトルの読取りが行なわれているのと同時に、および ベクトルの読取りとは独立して、ベクトルの書込みが行なえるメモリ構造を作る ことにある。 本発明の他の目的は、ベクトルの読取りと殆ど同時にベクトルの書込みが行な えるメモリ構造を作ることにある。 本発明の他の目的は、書込まれたデータの取出し時間を、クロック期間内に確 実に制御できるメモリ構造を作ることにある。 本発明の他の目的は、コンピュータの現在のメモリ構造形式の補足物として使 用できるメモリ構造を作ることにある。 本発明の他の目的は、記憶されたベクトルを、複数のベクトル記憶場所により 並列処理して、処理されたベクトルを再位置決めし、または処理結果を取り出す ことができるメモリ構造を作ることにある。 発明の簡単な要約 上記目的は、請求の範囲第１項の特徴部に記載のメモリ構造により達成される 。本発明の他の特徴および他の長所は、他の請求の範囲の記載に示されている。 本発明によれば、構成(configuration)後のメモリの各記憶場所が、大きなベ クトルの長さに適合した長さを有し、かつ情報の入力から延び、そして、メモリ 内に深く入るように並列に配置され、これにより各ベクトルは、メモリの入力に よりベクトルの始点をもつ連続順で、非分割記憶されるように配置され、これに より、アドレス指定がメモリへの入力に行なわれるように配置されている。メモ リの記憶場所に中断されない順序で情報を入力するための、シフトレジスタのよ うに機能する手段が設けられている。 メモリは、好ましくは横方向に分割されてメモリブロックを形成し、これによ り、全ての記憶場所の各々が各メモリブロックの一部を有する。メモリの記憶場 所が、１つ以上のメモリブロックを一緒に結合することにより拡大できる。各メ モリブロックは、 シフトレジスタのように機能する手段としての、 シフトレジスタと同様なデータの直列入力をもつ入力バッファと、 記憶場所としての、 入力バッファからの情報が連続的に入力される多数のデータメモリフィールド とからなる。 この点において、制御ロジックが各メモリブロックに配置され、制御ロジック は、入力バッファを介してのメモリフィールドへの情報の入力を制御し、これに より、メモリブロックは、各々がそなえる入力バッファを介して互いにカスケー ド結合される。これにより、情報を、異なるメモリブロックの多数のバッファを 介して直列的にかつ段階的に供給できる。各メモリブロックの制御ロジックは、 それ自体のメモリブロックが情報で満たされるか、これらの全ての情報が読取ら れるときに、次のメモリブロックの制御ロジックに通報するように配置されてお り、これにより次のメモリブロックの制御ロジックが当該メモリブロックへの情 報の書込みの仕事を 行なうことができる。メモリの記憶場所からの非分割順序(undivided order)で の情報の出力のための、シフトレジスタのように機能する手段を設けることがで きる。また、異なるメモリブロックに並列的に記憶されたデータの処理手段を設 けることもできる。 本発明の長所 本発明によるメモリ構造は、連続的にかつ極めて高速に情報のデータ転送が行 なえる、大きくかつ拡大可能な記憶スペースを設けることができる。ベクトル用 記憶スペース、従ってメモリサイズの拡大は、外部から見たメモリとのインター フェースが不変であるので、データ転送速度に影響を与えることなく行なうこと ができる。 本発明によるメモリ構造では、現在の３０〜１００メガバイト／秒に匹敵する 約0.5〜１ギガバイト／秒で連続データ転送を行なうことができる。これは、同 じ基本技術を使用したものよりも１０倍速いことを意味する。これらのメモリ構 造は、使用される技術により左右されるものではなく、任意の記憶技術（ＲＡＭ 、磁気メモリ、光メモリ等）に使用できる。 図面の簡単な説明 以下、本発明を添付図面を参照してより詳細に説明する。 第１図は、本発明によるメモリ構造の原理を示す概略図である。 第２図は、本発明によるメモリ構造の第１実施例を示す図面である。 第３図は、メモリブロックの内部構造を第２図より詳細に示す図面である。 第４図は、メモリの全制御ロジックを示すフローチャートである。 第５図は、メモリブロックの制御ロジックを示すフローチャートである。 第６図は、本発明によるメモリ構造の第２実施例を示す図面である。 第７図は、本発明によるメモリ構造の第３実施例を示す図面である。 実施例の説明 定義 記憶情報： 記憶情報とは、外部から見て、各々が連続的にかつ非分割の形態 で処理されるベクトル数をいう。 ベクトル： ワンピースで処理すべき情報の全連続量をいう。ベクトルは、出 発点すなわち同一性（identity）および長さの補助により、外部から定義される 。 バイト群： メモリフィールドのサイズに適合するベクトルの一部をいう。ベ クトルは、バイト群の合計として説明できる。 メモリ構造： 第２図のシステム全体をいう。メモリ構造は、１つ以上のメモ リブロックと、コンバータユニット５、６と、制御ロジック４とからなる。 メモリブロック： 最も近くのメモリ構造とのみ通信する明確な機能をもつユ ニットをいう（第２図参照）。メモリ構造は、新しいメモリブロックの全数に従 って常に拡大される。 記憶場所： メモリ構造の全メモリ領域の一部（構成後に、現在のベクトルの 長さに適合される）をいう。記憶場所は、メモリブロック＃１から内方に分散さ れている（第１図参照）。 メモリプレーン： 構成後に或るベクトル（同一性）に割り当てられるメモリ ブロックの一部をいう。 メモリフィールド： ワンピースで処理されるメモリプレーンの一部をいう。 メモリフィールドのサイズは、入力／出力バッファのサイズに等しい。 図面の説明 第１図は、互いにカスケード結合された多数のメモリブロック＃１、＃２・・ ・＃Ｍを示す。各メモリブロックは、情報部１Ｉ、２Ｉ・・・ＭＩと、入力バッ ファ１ＩＢ、２ＩＢ・・・ＭＩＢと、出力バッファ１ＵＢ、２ＵＢ・・・ＭＵＢ と、制御ロジック１Ｓ、２Ｓ・・・ＭＳとを有している。各メモリブロックは別 々のチッ プに設けることができ、選択した個数のチップを互いに一体接続して、選択した 大きさのメモリを形成することができる。また、１つのチップに幾つかのメモリ ブロックを設けて、幾つかの多ブロックチップを一体にカスケード結合すること もできる。メモリ内の各記憶場所は、大きなベクトルの長さに適合する長さを有 する。ブロックは並列に配置されて、情報の入力／出力からメモリ内に深く延び ており、これにより、各ベクトルは、入力バッファを介してメモリの入力／出力 でベクトルの始点を持つ、連続順で非分割で記憶され、かつ同様に、その必要が ある場合には出力バッファを介して連続順に出力されるように配置されている（ 第７図の実施例を参照）。アドレス指定は、メモリの入力／出力に対して行なわ れる。 第２図に示す実施例では、メモリ構造は、カスケード結合された多数のユニッ トすなわちメモリブロック＃１〜＃Ｍと、制御ロジック４と、適当なコンバータ ユニット５、６とを有する。ここに示す各メモリブロックは、互いに前後に位置 する幾つかのメモリプレーン＃１Ｉ−＃１ＮおよびＭ１−＃ＭＮを有し、各メモ リプレーンは多数のメモリフィールドＦ１〜ＦＰを有する。ここでの説明で留意 すべきは、メモリ内の特定メモリフィールドは、どのメモリブロックおよびどの メモリプレーンに属するかを識別する基準（例えば、メモリブロック＃ｍのメモ リプレーンＱｉのメモリフィールドＦｊの場合には、＃ｍ、Ｑｉ、Ｆｊ）を有す る。この基準システムは、全体を通じて適用されている。 しかしながら、実際のメモリブロックは、各々、表面上の異なる位置に拡がっ て配置されたプレーン、または、各々、メモリフィールドとして次々に配置され たプレーンをもつ表面構造にすることができ、これにより、例えば幾つかのブロ ックをもつチップの場合には、メモリブロック＃２／メモリプレーン＃Ｑ１での メモリフィールドは、メモリブロック＃１／メモリプレーン＃Ｑ１でのメモリフ ィールドに直接連続するように配置されることは明白である。 第３図から分かるように、メモリ構造は、幾つかのアドレス指定可能な記憶場 所すなわちメモリプレーンＱ１・・Ｑｉ・・ＱＮ（ｉ＝１〜Ｎ）を有する。各メ モリ ブロック＃ｍは、アドレス指定可能な各メモリプレーンＱｉに割り当てられる多 数のメモリフィールドＦ１〜ＦＰを有する。 各メモリブロック＃ｍは、物理的に、Ｗｍ行（第３図のＮ×Ｐに相当）および ａ×ｂ列に編成される。各行はメモリフィールドを形成しかつ多数のバイト群す なわちワード（ａ）（各ワードは適当なビット数（ｂ）を有する）を保有してい る。従ってメモリブロック＃ｍは、Ｗｍ×ａ×ｂビットの大きさになる。メモリ 構造は、（Ｗ１＋Ｗ２＋・・・＋ＷＭ）×ａ×ｂビットの全サイズを有する。ま た、ａ、ｂおよびＷがメモリブロック間で変化する特別な場合を考えることもで きるが、ここでは取り上げない。 長さＬＩワードをもつベクトルＶｉが、Ｌｉ／ａ部分ベクトルとして、メモリ フィールドＭ１、Ｆ１、・・・Ｍ１ ＦＰ；Ｍ２、Ｆ１、・・・Ｍ２、ＦＰ；Ｍ Ｎ、Ｆ１、・・・ＭＮ、ＦＰに記憶される。構成(configuration)の後、Ｌｉ＝ ａ×（Ｏi1＋Ｏi2＋・・・＋ＯiＭ）ワードは有効であり、ここで、ＯiｍはＭｉ Ｆｍ（ｉ＝１−Ｎ、ｍ＝１−Ｐ）のコンテンツである。従って、ベクトルＶｉの 大きさは、ａ×ｂ×（Ｏi1＋Ｏi2＋・・・＋ＯiＭ）ビットとなる。各メモリブ ロックについて、行の数が、常にメモリフィールドの数の合計に等しいこと（Ｗ ｍ＝Ｏ1ｍ＋Ｏ2ｍ＋・・・＋ＯＮｍ）も有効である。 同時に、異なる長さのベクトルをメモリ構造に記憶させることができる。 メモリ構造は、種々の態様に構成できる。外部から見て、ベクトルは出発点（ 同一性）＃１ＭｉＦ１からのみアドレスされる。ここで、ｉは１とＮとの間の任 意の数、Ｆ１は、メモリプレーンＭｉのメモリブロック＃１の第１メモリフィー ルドである。ベクトルＬｉの長さは構成により定められ、構成はスタティックで もダイナミックでもよい。 スタティック構成では、全てのＯiｍが予め定められる。制御ロジック４は、 記憶位置Ｍｉの数Ｎ並びにそれぞれの記憶場所Ｌｉの長さの知識を有する。メモ リブロックの制御ロジック１Ｓ−ＭＳは、それぞれのメモリブロックについて、 出発点 ＃１ＱｉＦ１および長さＯiｍの知識を有する。終点＃ｍＱｉＦｊは、出発点お よび長さにより間接的に定められる。 ダイナミック構成では、現在のメモリプレーンまたは記憶場所Ｍｉの長さが書 込み中に変化される。情報ベクトルは、長さに関する情報並びに他のグローバル 情報によって続けられるように外部から仮定される。あるいは、この情報は、ベ クトルＶｉのヘッドとして、第１バイト群内に見出すこともできる。次に制御ロ ジックは、メモリ構造内にいかにして更に入るかに従って、この情報を読取り、 使用しかつ変化させる。ヘッドの後、情報は連続的に続く。 スタティック構成では、記憶場所Ｑｉから読取られまたは記憶場所Ｑｉに書込 まれる情報ベクトルが、構成に等しい長さを有すると仮定する。スタティック構 成では、ヘッドは省略できる。 どのメモリブロック＃ｉも、入力情報のため、メモリプレーン内の各記憶メモ リフィールドのために多数の記憶ビットを有するバッファ記憶を備えた入力バッ ファｉＩＢと、出力情報のため、入力バッファと同じバッファ記憶サイズを備え た出力バッファｉＵＢとを有する。メモリプレーン内の、従ってメモリプレーン 内のメモリフィールド（単一または複数）内の情報の書込みおよび読取りを制御 するための制御ロジックｉＳが更に存在する。 本発明に従って、インターフェース５、６（第２図参照）を介してメモリ構造 に接続されるコンピュータユニットは、情報入力ポートを介して入力される情報 をロードし、かつ情報出力ポートから出力されるベクトルの形態の情報（例えば データパケット）を取り出す。各ベクトルには、同一性を含むヘッド、長さ等を 設けることができる。或いは、当業者に明白な他の任意の態様でインターフェー スに必要な情報を与えることができる。制御ロジック４はインターフェースに接 続され、メモリから読取られたものに従ってメモリを制御する。また、制御ロジ ック４には、記憶されたベクトルに関するデータを記憶するための内部メモリ（ 図示せず）を設け、ベクトルおよび新しいベクトルを内部メモリに記憶させるこ とができる。かくして、 制御ロジック４の影響を受けて、メモリへのアドレス指定が行なわれる。これは 第４Ａ図から理解されよう。 第４Ａ図から第４Ｃ図は、制御ロジックが作動する方法の一実施例のフローチ ャートであり、付勢時のもの（第４Ａ図）、メモリへの書込み時のもの（第４Ｂ 図）およびメモリから読取り時のもの（第４Ｃ図）である。このフローチャート は非常に明白であるので、種々の段階についての詳しい説明は不要である。 以下に詳述するように、メモリへの入力情報は並列形式（すなわち、例えば８ 、１６、３２ビットの適当な長さの並列バイトの形態）が適している。純粋な連 続情報が入力される場合には、コンバータユニット５において、ビット形態から 並列バイト形態への変換が行なわれる。必要ならば、同様に、コンバータユニッ ト６において並列バイトからビットへの変換を行なう。情報入力ポートでの入力 情報が連続ビット形態になりかつ情報出力ポートでの情報が並列バイト形態にな ること（またはこの逆）を妨げるものはなく、この場合には、コンバータユニッ ト５、６のうちのいずれか一方のみでよい。 ダイナミック構成（第４Ｂ図参照）中、書込まれるべき各情報ベクトルのヘッ ドが読取られる。この情報の一部は、ベクトルがどれほど多くのメモリスペース を占めるかを決定するのに使用され、他の一部は、第１メモリブロック＃１の制 御ロジック１Ｓを付勢して、該制御ロジックに、他のメモリブロック＃ｉのどれ ほど多くの従属制御ロジックｉＳを付勢する必要があるかの情報を与えるのに使 用される。 実際には、記憶されたどのベクトルも、メモリブロック＃１のプレーンＱｉの １つのメモリフィールドＦ１にその始点を有し、ここからメモリ内へとより深く 入る。ベクトルの記憶は単一の連続糸のように行なわれると考えることができる 。ベクトルは、この態様において並列に配置され、これらへのアドレス指定が、 メモリブロック＃１の異なるプレーンの始点に行なわれる。実際に、多くのメモ リフィールドＦ１〜ＦＰが、記憶のための各メモリに使用され、これにより、記 憶は倍化されたと考えることができるが、実際には、全ベクトルが始点から終点 まで、メモリブロ ックからメモリブロックへと、切断されないシーケンスに配置される。 メモリブロックのどの制御ロジックも、その内部に、情報をもつメモリを有し ており、これらのメモリプレーンおよびメモリフィールドは空であるか、既に充 満されている。記憶すべきベクトルが到達すると、制御ロジック４または制御ロ ジック１Ｓにおいて最初のサーチがなされ、利用可能な記憶プレーンを見出す。 メモリブロックの各制御ロジック１Ｓ〜ＭＳについてのフローチャートの一実 施例を示す第５図から明らかなように、情報すなわちベクトルがインターフェー ス(第２図参照)を通るとき、書込みが開始する。構成は全てのメモリについて完 了する必要はない。なぜならば、これは、メモリ内での情報の下降伝播に従って 連続的に遂行されるからである。プレーンＱｉ（ｉは、１とＮとの間の数）が空 であることが示されていると仮定する。ベクトルは、全ての異なるブロックにお いて常に同じプレーン、例えばプレーンＱｘ（ここで、ｘは１とＮとの間の数） すなわち、＃１Ｑｘ；＃２Ｑｘ；＃Ｑ２Ｑｘ等に記憶されることに留意すべきで ある。プレーンがバイト群で充満されるやいなや、プレーン＃１Ｑｘの第１記憶 メモリフィールドＦ１へのこの転送が行なわれる。入力バッファは、シフトレジ スタと同様な態様で充満されるが、メモリフィールドへの出力は直列または並列 （好ましくは並列）に行なわれ、これにより入力バッファの全メモリ内容が空に される。 シフトレジスタと同様に直接再充満（direct refilling）が行なわれ、その後 、プレーン＃１Ｑｘの最終メモリフィールドＦＰが充満されるまで、メモリの全 内容がプレーン＃１Ｑｘの次のメモリフィールドＦ２に空にされる。これに関連 して、制御ロジック１Ｓは、現在書込みが行なわれているメモリフィールドを与 える入力フィールドポインタ（図示せず）を有する。 次に、入力バッファ１ＩＢは、入力バッファ２ＩＢの充満を、シフトレジスタ と同様直列に、すなわち、並列バイトから並列バイトへと、これが満たされるま で始めるように制御される。以下の説明では、バッファとして使用されるシフト レジスタの全直列長さを直列バイトと呼ぶことにする。なぜならば、これは、バ ッファを 充満するのに必要なクロック信号の数を表す（すなわち、並列バイト群の直列長 さを表す）からである。 入力バッファが充満されると、入力バッファは、プレーン＃２Ｑｘの第１メモ リフィールドＦ１および異なる次のメモリフィールドに充満され、次に、メモリ プレーン＃１Ｑｘと同様に充満される（すなわち、制御ロジックからの入力フィ ールドポインタにより制御される）。メモリプレーン＃１Ｑｘが充満されると、 メモリブロック＃２の入力バッファ２ＩＢの情報が、次のメモリブロックの入力 バッファに転送し続け、次に、ここから、このメモリブロックの次のメモリプレ ーン＃３Ｑｘのメモリフィールドに転送し続け、このことが以下同様に行なわれ る。いずれの図面にも示されていないが、例えば幾つかのメモリプレーンを同時 に働かせるためには、多くの入力バッファおよび出力バッファを設けることがで きることに留意すべきである。制御ユニットも倍化することができる。 情報は、連続並列バイトの形態で入力バッファに入力でき、このため、実際に 各バッファは各バッファにあるビットと同様な多くの並列シフトレジスタを有す ることに留意すべきである。並列バイト群という表現は、入力／出力バッファを 充満するバイト数に使用される。入力バッファがプレーンのメモリフィールドに 注がれると、これにより、転送される非常に大量のデータがある。従って各メモ リフィールドは、極めて大きな数の並列バイト群を有する。 データは、これが書込まれた後に、直ちにメモリフィールドから読取られかつ 出力される。 第５図のフローチャートから明らかなように、読取り中に、１つのメモリフィ ールドの内容が、当該プレーン１ｉの第１フィールドの全並列バイト群と並列に 、出力バッファＩＵＢに一度に転送されかつ直列にすなわち並列バイトから並列 バイトへと出力される。 プレーン＃１Ｑｉの最終メモリフィールドの次の出力バッファへの転送が行な われると、制御ロジック１Ｓは制御ロジック２ｓを付勢して、第１メモリフィー ルド ＃２Ｑｉの内容を出力バッファ２ＵＢに転送する。最終メモリフィールドＦＰが 出力バッファ１ＵＢに転送されかつこれがその並列バイトの内容を直列に出力し た直後に、出力バッファ２ＵＢは、その内容を、並列バイトから並列バイトへと 直列に、出力バッファ１ＵＢに出力し、従って、これがバッファ１ＵＢの前の内 容の直後に続くようにする。 この方法では、出力された情報に中断が生じない。プレーン＃２Ｑｉのメモリ フィールドの情報は、出力バッファ２ＵＢに段階的に出力され、制御ロジック２ Ｓからの出力フィールドポインタ（図示せず）により制御され、かつここからバ ッファ１ＵＢを介して直列的に出力される。プレーン２ｉの最終メモリフィール ドＦＰに続くメモリフィールドが出力バッファ２ＵＢに転送されると、次のメモ リブロックのために制御ロジックが付勢され、メモリフィールド情報がメモリブ ロック等の出力バッファに転送されるようにする。 上記実施例では、異なるブロックの各出力バッファが、その内容、並列バイト 群、並列バイトから並列バイトへと直列的に次の出力バッファに出力する。これ は、入力および出力の両方において、制御が並列バイトから並列バイトへと行な われることを意味する。各並列バイト群は比較的多数の並列バイトを有し、これ は、データをもつベクトルの出力の開始が、並列バイト群の長さにより与えられ る多数のクロック期間の比較的長い時間間隔で行なわれることを意味する。 しかしながら、データ出力の制御が本発明のメモリが一部を形成するシステム のクロック期間で終了する場合の用途がある。メモリのヘッド論理は、並列バイ ト群の出力が行なわれることに関する情報および並列バイト群の時間内に正確な 所望時間に出力が行なわれるために必要とされる位相変位を有する。 第６図には、これを達成するための制御ロジックを備えたメモリの一実施例が 示されている。同じメモリ内容を、独立的に制御可能な時点でシステムの異なる 部分に出力することができ、この場合には多くの出力バッファをメモリプレーン に接続することができる。しかしながら、図面には１つのみの出力バッファＯＵ ＴＢＵＦ Ｆが示されているだけである。各出力バッファは中間バッファＭＢＵＦＦを有し 、中間バッファでは、制御中に、内容がシフトレジスタｓｋに転送される。 各出力バッファを機能させる方法は全て同じであり、従って、ＯＵＴＢＵＦＦに 関する説明はこれらの全てに有効である。 メモリブロックのローカル制御装置(local control arrangement)が、メモリ プレーンのメモリ内容が出力バッファＯＵＴＢＵＦＦを介して出力すべき旨の表 示を受けると、このメモリプレーンの第１メモリフィールドが、そのための制御 信号Ｃ−１により、中間バッファＭＢＵＦＦにロードダウンされる。実際の出力 のための適当なクロック信号で、中間バッファの内容が、シフトレジスタのクロ ック入力ＣＬＫの制御と直接タイミングが合った出力を得るため、制御信号Ｃ− ２によりシフトレジスタｓｋに転送される。次のメモリフィールドの内容が、中 間バッファからシフトレジスタへの転送の直後に、または好ましくは、次の全並 列バイト群期間の開始時に、中間バッファＭＢＵＦＦに転送される。しかしなが ら、シフトレジスタｓｋへの転送前の期間中、例えば中間メモリからシフトレジ スタへの転送の直前のクロック期間中の任意の時点で行なわれる中間バッファへ の転送を防止するものは何もない。 上記のように、全メモリブロックがひとたび空になると、更に出力に転送する ため、情報が連続的に出力バッファに出力される。このデータは、次のブロック も同じ制御であるため、シフトレジスタを介してメモリの出力に出力されるよう に次の出力バッファのためのシフトレジスタに接続されたその直列入力上のシフ トレジスタｓｋに連続順序で入力する、正しくタイミングがとれた連続直列バイ ト群として直接帰着する。 第６図の下部には、メモリプレーンのそれぞれのメモリフィールドから中間バ ッファＭＢＵＦＦへの転送、次にメモリバッファからシフトレジスタｓｋへの転 送を出力するメモリブロックの第１出力バッファＯＵＴＢＵＦＦの制御手段の一 例が示されている。特定時点で開始するメモリプレーンにおいて、データが、デ ータに関 する制御がロジック１０に入力されると、これは、最初に、小ゲート回路１１を 通過後にメモリプレーンの第１メモリフィールドへの出力フィールドポインタに 向く。小ゲート回路１は、制御信号ＣＫＬ／ｂ（ここで、ｂは、カウンタ１２に よりカウントされたシフトレジスタＳＫの並列バイト段の数である）の存在でに おいて、そのロジックからの信号を通ることを可能にする。出力フィールドポイ ンタは、次の制御信号ＣＬＫ／ｂで次のメモリフィールドに移動し、以下同様に 、次の制御信号で次のメモリフィールドに移動する。これは楕円１３で示されて いる。また、出力フィールドポインタの位相に対する位相変位が、異なる位置Ｐ １〜Ｐａとして第６図の上部に示されている。ここで、ａは、異なるフィールド ＦｉおよびＦ（ｉ＋１）におけるメモリフィールドの位置長さであり、これによ り、Ｃ−１は、この実施例では、フィールドポインタの始点になり、Ｃ−２は、 所望位置（例えばＰ２）に制御可能に変位される。 カウンタ１２からの出力は、論理１１からの出力と一緒に、フィールドの変化 に関する第２論理１４に入力される。次に、論理１４は、図示の実施例に従って 、その出力に信号Ｃ−１を発生する。この信号Ｃ−１は、図示の実施例では、選 択されたメモリフィールドから小ゲート回路１５（該回路は、次のクロック信号 ＣＬＫで信号を発生する）を介して中間バッファＭＢＵＦＦに送られるデータ転 送を制御する。また、信号Ｃ−１は、遅延ユニット１６の入力にも供給される。 遅延ユニット１６は、その１つの制御入力に、論理１０からの信号１７（該信号 はデジタル形態が好ましい）を受け、該信号１７は、シフトレジスタＳＫ１に転 送される前に中間バッファのデータに現在の遅延を知らせる。これは、出力フィ ールドポインタが、出力されるべきメモリプレーンの最終フィールドに到達する まで続く。この場合、論理１０からの論理１４からの信号はもはや生じない。そ の代わり、最終出力フィールドポインタ位置に続く位置で、論理１０は、その制 御ロジックを付勢すべく次のブロックへの出力を与える。 図示しないが、必要ならば、信号Ｃ−１に所望の遅延を与えるため、および／ ま たは異なる出力バッファ等に異なる遅延を与えるため、論理１０とは別の制御可 能な多くの遅延を設けることができる。 メモリの上記全ての実施例において、入力データおよび出力データはメモリブ ロックの同じ側でそれぞれ入力および出力される。第７図は、記憶された全ベク トルが上記実施例に従って出力されるか、或いは異なるメモリブロックに記憶さ れたデータの信号処理を同時にすなわち並列的に遂行できる実施例を示す。 記憶された全ベクトルを、破線で示す出力バッファを介して後で出力するため 、信号処理は、例えば、記憶されたテキストストリングの全体に亘る特殊記号の 置換に関するものとすることができる。このような場合、データは、処理後に、 該データが取り出されたメモリのメモリフィールドに戻し転送される。或いは、 より精巧な信号処理を行なうことができる。この実施例の１つの長所は、多量の 記憶データの信号処理を迅速に遂行できることである。 特殊文字を捜索しまたは結果を得るため、記憶データの或る種の処理を行なう こともできる。このような場合、入力されたベクトルを出力できることに全く関 心をもたない場合には、破線で示す出力バッファは不要である。従って、これら は、本発明に必ずしも必要なものではない。 どのメモリブロック（例えばメモリブロック＃ｍ）も処理バッファｍＢ ｍ を 有し、該処理バッファｍＢ ｍ は、制御ロジック＃ｍＬがその出力バッファと同 様にしてメモリフィールド毎にメモリプレーンの内容を送ることができるメモリ ブロックに接続されている。次に、バッファ＃ｍＢ ｍ の内容がローカル信号処 理ユニット＃ｍＬＳ ｍ に転送され、該ローカル信号処理ユニットでは、特殊な 信号処理が行なわれる。次に、処理されたデータは、上記のようにかつ図面に破 線で示すように、該データが取り出されたメモリフィールド（単一または複数） に戻し転送されるか、全てのブロックに共通の信号処理ユニットＧＳ（該ユニッ トは結果を抽出しかつこれを出力する）に転送される。この結果の抽出は、それ ぞれのメモリブロックに記憶されるものに基づいて、別のメモリプレーン、１つ のメモリプレーンのメ モリフィールドまたは全メモリブロックで行なうことができる。使用される信号 処理の形式は発明の概念とは無関係であるので、１つの実施例、すなわち全メモ リブロックまたはメモリブロックのメモリプレーンの実施例のみを示す。 また、上記方法で、同じメモリブロックの全てのメモリプレーンの処理を行な うことができる。これが生じる状況は、画像の各線がメモリブロックの異なるメ モリプレーンに記憶される画像制作用ビデオ信号を記憶する場合である。本発明 は、迅速かつ容易なアクセスができかつ特定のメモリブロックまたは幾つかの隣 接メモリブロックに線が集合された画像の部分の処理を行なうことができる。こ のため、あらゆる種類の画像の迅速な処理が可能になる。 用例における長所 本発明による方法により記憶するのに特に適したベクトルの例は、ワードプロ セッサからのテキストのボリュームである。テキストのボリュームは、ベクトル の始点およびその長さで定められる。しかしながら、実際には、これがどこにあ るかを知る必要はない。本発明を用いることの利点は、コンピュータ速度をかな り増大できることである。 伝統的に、テキストのボリュームは、例えばハードディスクの異なる場所に分 割されて記憶される。記憶情報を保持するには、先ず、１つのセクタをアドレス 指定し、ここから情報を取り出し、他のセクタをアドレス指定し、ここから情報 を取り出し、以下同様の手順を繰り返す。従って、この場合には非常に多くのア ドレス指定と情報待機が必要である。 また、伝統的に、近くの位置から情報を取り出すことは比較的高速に行なえる 。調査すべきメモリが多いほど、長時間を要する。このため、データ速度は、メ モリの大きさおよび情報の拡大度合いに比例して低下する。 本発明では、情報の始点はメモリの入力／出力でのベクトルにありかつストリ ングのようなものである。すなわち、異なるプレーン＃ｍｉ，Ｑｊ（ここで、ｊ は１ とＮとの間の任意の数である）において、ストリングは、入力／出力からメモリ 内に深く入る。適当な位置を探すため、新しいベクトルが、中断することなくメ モリに入力される。同様に、記憶されたベクトルは、出力が必要な実施例では中 断することなく出力される。これは、とにかくアクセス時間を損なうことなく情 報量を無限に大きくできることを意味する。ベクトルの終点は、この情報をその 内部メモリに記憶するメモリブロックの制御ロジックによりベクトルの書込みお よび読取りが行なえる最終メモリブロックのメモリフィールドにマークされる。 メモリの同時読取りおよび書込みが行なわれる。従って、この制御ロジックは、 常に入力および出力の両者の終点を知っており、特に、それぞれの出力バッファ からベクトルの終点を出力する間に、終点を他の制御ロジックに信号入力する。 従って、各制御ロジックｉＳは各情報についてのリストを有し、該リストには 、どの情報実態であるかについて、および関連メモリブロックおよびリンクに書 込むことができるベクトル部分の始点および終点が記載されている。制御ロジッ クのこの部分は、ダイナミックメモリより効率的なハードウェアで適当に遂行さ れる。第１図〜第５図の実施例の制御ロジックの一実施例は、遅延１６なくして 第６図の実施例と同様に遂行される。メモリは、外部からは通常のメモリのよう に見える。本発明によるメモリに適用される僅かな制限は、ベクトルの処理中に のみ効率的なことである。本発明のメモリは、コンピュータの通常のメモリの一 部に含めることができる。 新しいシステムでは、両情報が迅速に見出されかつデータ転送が迅速に行なわ れる。メモリブロックはチップの一部で構成できる。すなわち、幾つかのメモリ ブロックを同一チップに設けることもできるし、別々のチップに設けることもで きる。或いは、各メモリブロックは幾つかのチップで、すなわち標準コンポーネ ンツで製造することができる。これらの全ての可能性は、市場と共存するもので あり、種々のユニットの組合せにフレキシブルに使用できることを意味する。 １つの用途のベクトルが非常に長くなり、メモリに記憶できるようにするには 幾 つかのベクトルに分割しなければならないことが明らかになった場合には、例え ば、最終メモリブロックの後に、簡単な方法で特別なメモリブロック（チップ） を接続し、記憶すべきベクトルの記憶スペースを拡大することができる。 他の使用領域は、データが直列ビット形態で到達する電話網であり、この場合 には、第１入力バッファに入力される、ビットからバイトに変換するための情報 用コンバータユニット５が適している。 また、入力バッファは、これらが直列シフトレジスタ（特別な場合）を形成す るように編成することもできる。また、入力バッファに直列シフトレジスタを設 け、出力バッファに並列シフトレジスタを設けることができ、或いはこの逆の構 成にすることもできる。実施上の問題は、データの上り並列化（up-paralleling ）を最初に遂行することを選択する場合にある。これは、将来遠隔通信を考える 場合には、起こり得る蓋然性が非常に高い。入力される情報は直列的であり、従 って、第１並列変換がメモリの外部のコンポーネント５で遂行される。 各制御ロジック４、ｍＳは、固定プログラムを有する簡単なデータチップの形 態に構成できる。或いは、制御ロジックｍＳはメモリプレーンと一体化させるこ とができる。第４図および第５図は、制御ロジックのフローチャートの一設計を 示す。このフローチャートにより達成される機能は上述した通りであり、これが 、このフローチャートについて特別な説明をしない理由であり、当業者には直接 理解できるであろう。 本発明の範囲内で考え得る多くの変更が請求の範囲に記載されている。

Claims (1)

1. 【特許請求の範囲】 １．少なくとも１つの記憶場所にメモリベクトルを記憶させるメモリ構造におい て、 構成(configuration)後のメモリ（＃１，Ｑｉ〜＃Ｍ，Ｑｉ）の各記憶場所 が、大きなベクトルの長さに適合した長さを有しかつ情報の入力からメモリ内に 深く入るように配置され、これにより各ベクトルは、メモリ（メモリプレーン＃ １ＱｉのメモリフィールドＦ１）への入力にベクトルの始点をもつ連続順で、非 分割記憶されるように配置され、 アドレス指定がメモリへの入力に行なわれるように配置され、 メモリの記憶場所に中断されない連続態様で情報を入力するための、シフトレ ジスタのように機能する手段（１ＩＢ〜ＭＩＢ）が設けられていることを特徴と するメモリ構造。 ２．前記メモリが横方向に分割されてメモリブロック（＃Ｉ〜＃Ｍ）を形成し、 全ての記憶場所の各々が各メモリブロックの一部を有することを特徴とする請求 の範囲第１項に記載のメモリ構造。 ３．前記メモリの記憶場所が、１つ以上のメモリブロックを結合することにより 拡大できることを特徴とする請求の範囲第２項に記載のメモリ構造。 ４．各メモリブロックが、 シフトレジスタのように機能する各手段としての、 シフトレジスタと同様なデータの直列入力をもつ入力バッファ（ｊＩＢ）と、 記憶場所としての、 入力バッファからの情報が直列的または並列的に入力される複数のデータメモ リ フィールド（Ｆ１〜ＦＰ）とからなり、 制御ロジック（ｉＳ）が各メモリブロックに配置され、制御ロジックは、入力 バッファを介してのメモリフィールドへの情報の入力を制御し、 前記メモリブロックは、入力バッファを介して互いにカスケード結合され、 これにより、情報を、異なるメモリブロックの幾つかのバッファを介して直列的 に次々と供給でき、各メモリブロックの制御ロジックは、それ自体のメモリブロ ックが情報で満たされるかまたは情報を読取るときに、次のメモリブロックの制 御ロジックに通報するように配置されており、これにより次のメモリブロックの 制御ロジックが当該メモリブロックのメモリフィールドの情報の読取りの仕事を 行なうことができることを特徴とする請求の範囲第２項または第３項に記載のメ モリ構造。 ５．前記メモリの記憶場所からの非分割シーケンスでの情報の出力のための、シ フトレジスタのように機能する手段（１ＵＢ〜ＭＵＢ）が設けられていることを 特徴とする先行する請求の範囲のうちのいずれか１項に記載のメモリ構造。 ６．シフトレジスタと同様なデータの直列的出力もつ出力バッファ（ｊＵＢ）と 、出力バッファに連続的に転送されるデータの出力中にコンピュータのメモリフ ィールド（Ｆ１〜ＦＰ）の情報とを有し、 各メモリブロックの制御ロジック（ｉＳ）は、出力バッファを介してメモリの 情報の出力を制御するようにかつそれ自体のメモリブロックの情報が空になると 次のメモリブロックの制御ロジックを通報するように配置され、これにより、メ モリブロックのメモリフィールドのメモリから読取る仕事を行なうことができる ことを特徴とする請求の範囲第５項に記載のメモリ構造。 ６．前記シフトレジスタのように機能する手段は、バイトの直列供給を取り扱う ことを特徴とする先行する請求の範囲のうちのいずれか１項に記載のメモリ構造 。 ７．前記メモリフィールドとバッファとの間の転送は、転送が行なわれるときに 問題とするメモリブロックの制御ロジックにより同時に制御される全情報内容と 並列的に行なわれることを特徴とする請求の範囲第４項〜第６項のいずれか１項 に記載のメモリ構造。 ８．前記情報は、入力および／または出力中に、異なるメモリブロック間のいか なるハンドシェーク作動もなく、異なるメモリブロックの入力バッファおよび／ または出力バッファに連続的に転送されるように配置されていることを特徴とす る請求の範囲第４項〜第７項のいずれか１項に記載のメモリ構造。 ９．前記入力および／または出力のためのシフトレジスタのように機能する手段 （１ＩＢ〜ＭＵＢ）は、互いに並列に配置されかつ互いに独立的に制御でき、こ れにより、メモリの記憶場所への情報の入力と、該情報からの情報の出力とを同 時に行なうことができることを特徴とする請求の範囲第４項〜第８項のいずれか １項に記載のメモリ構造。 １０．選択的なクロックパルス数により、書込み期間に対する読取り期間の位相 シフトを行なう手段を有することを特徴とする先行する請求の範囲のうちのいず れか１項に記載のメモリ構造。 １１．前記位相シフト手段は、所望の位相遅延に等しい遅延をもつ調節可能な遅 延回路を有することを特徴とする請求の範囲第１０項に記載のメモリ構造。 １２．前記異なるメモリブロックに記憶された情報は、その各処理構成に対して 並列的に読取り可能であることを特徴とする先行する請求の範囲のうちのいず れか１項に記載のメモリ構造。 １３．前記処理情報は、処理後にメモリブロックに再記憶させることができるこ とを特徴とする請求の範囲第１２項に記載のメモリ構造。 １４．前記処理情報は、メモリブロックの処理構造からの処理情報と結果とを組 み合わせる結果ユニットに転送できることを特徴とする請求の範囲第１２項また は第１３項に記載のメモリ構造。