JPH11506850A - 多重レベルキャッシュシステムにおけるキャッシュ・スヌーピング・オーバヘッドを減少するための方法および装置 - Google Patents

Abstract

(57)【要約】 キャッシュ・スヌーピング・オーバヘッドを減少するための多重レベルキャッシュシステムのためのメモリシステムでは、最上位キャッシュレベルはメインメモリに接続され、最下位キャッシュレベルはプロセッサまたは他のメモリアクセス装置に接続される。中間レベルのキャッシュの各々は、そのキャッシュの１つ上位のレベルおよび１つ下位のレベルのキャッシュに接続される。最上位のキャッシュレベルは共有メモリバス上でメモリアクセスを検出し、そのメモリアクセスがそのキャッシュ内に存在するかどうかを判定する。そのキャッシュにおいてヒットが起こった場合、最上位キャッシュレベルは、その最上位レベルキャッシュ内のすべての記憶場所のためのヒットフラグを調べ、メモリアクセスが次の下位キャッシュレベル内の記憶場所をもヒットするかどうかを判定する。次の下位キャッシュレベルにおいてヒットが起こった場合、そのキャッシュもまた、そのキャッシュ内のすべての記憶場所のためのヒットフラグを調べ、メモリアクセスが次の下位キャッシュレベル内の記憶場所をもヒットするかどうかを判定する。このプロセスは、メモリアクセスが特定のキャッシュレベルでヒットを起こさないことがあるか、または最下位キャッシュレベルに達するまで続けられる。

Description

【発明の詳細な説明】 多重レベルキャッシュシステムにおける キャッシュ・スヌーピング・オーバヘッドを減少するための方法および装置 発明の背景 １．発明の分野 この発明は、多重レベルキャッシュシステムにおいて必要な、それぞれのキャ ッシュでキャッシュヒットまたはミスが起こったかどうかを判定するための、キ ャッシュアクセス（またはスヌーピング（詮索））オーバヘッドを減じるための 方法および装置に関する。 ２．関連技術の説明 コンピュータシステムの性能を高める１つの方法は、メモリからプロセッサの 必要とする情報をプロセッサに提供するのに必要な時間を減少することである。 このことは、メモリがプロセッサからアドレスを受信した時点からプロセッサへ 必要な情報を送信するまでの間の経過時間を減少することによってなされる。こ の経過時間はメモリの「速度」によって定められる。現在では、メモリのコスト はその速度が速ければ速いほど飛躍的に増加する。大量のメモリを必要とするシ ステムでは、入手可能な最も速いメモリを用いると、多くの場合コストが非常に 高くなる。システムメモリへのアクセスもまた、システムのデータバスおよびア ドレスバス上で生じる遅延によって遅くなる。このような遅延はバスの帯域幅が 制限されていることとシステムのリソースをめぐる競争とのために生じる。 「キャッシュ」メモリと呼ばれる比較的高速のメモリのバンクを用いて、シス テム（またはメイン）メモリなどの、より速度の遅いメモリのより大きなバンク のためのバッファとして動作させることで、情報要求から情報供給までの平均速 度を改善することができる。特定的には、キャッシュメモリを有する処理システ ムでは、プロセッサは最初にキャッシュから必要な情報を要求する。その情報が キャッシュメモリに記憶されていると、キャッシュヒット（ヒット）が起こった ことになり、要求された情報はキャッシュメモリからプロセッサへ、より速い速 度で提供される。要求された情報がキャッシュメモリに記憶されていないと、キ ャッシュミス（ミス）が起こったことになり、要求された情報はシステムのメモ リからより遅い転送速度で引出される。キャッシュ内に情報が存在するか否かを 判定する１つの方法は、キャッシュ内に記憶されたアドレスのリストをＴＡＧア レイ内に保持し、プロセッサの要求するアドレスとＴＡＧアレイ内のアドレスと を比較することである。 多重レベルキャッシュシステムは、プロセッサからメインメモリへのアクセス 経路に２つ以上のキャッシュレベルを含む。プロセッサはレベル１キャッシュに 接続され、レベル１キャッシュはレベル２キャッシュに接続され、レベル２キャ ッシュ自体はレベル３キャッシュに接続され、以下同様である。複数のキャッシ ュレベルを用いる複数のプロセッサは、共有されるメモリバスを介して共有メイ ンメモリにアクセスできる。このバスは通常、各プロセッサに割当てられた最上 位レベルでキャッシュ同士を接続する。そのプロセッサのキャッシュを含んだ各 プロセッサは、そのプロセッサのアクセス経路にあるキャッシュのいずれの中に もないデータを必要とするまでは、同じメインメモリを共有する他のプロセッサ とは個別に動作することができる。 通常、多重レベルキャッシュシステムの各キャッシュは、「内包」する。つま り、レベルｎ＋１のキャッシュは、対応するプロセッサによってアクセスされる レベルｎキャッシュに含まれるアドレスおよびデータのすべてを含んでいるとい う意味である。複数のレベルのキャッシュメモリを有するシステムでは、最下位 レベルのキャッシュがキャッシュミスを起こすと、次のレベルのキャッシュがそ の中に記憶している情報からプロセッサの情報要求に応えようと(service)試み る。次の上位レベルのキャッシュでもまたミスが起こると、次に、順番に次の上 位レベルのキャッシュがその要求に応えようと試みる。この手順はヒットが起き るまでか、または最上位レベルのキャッシュがミスを起こすまで続くことになる 。最上位レベルのキャッシュでミスが起こった場合、プロセッサの情報要求はメ インメモリから提供される。 キャッシュ間での情報の一貫性を維持するために、共有メモリバス上のアクセ スを、システムメモリへの外部からのアクセスを行なうプロセッサまたは他の装 置（マスタープロセッサまたはバスマスタ）に接続されていないキャッシュのす べてによって監視しなければならない。このような監視はスヌーピングプロセス によって行なわれ、スヌーピングプロセスでは、これらのキャッシュの各々が外 部からのアクセスを観察し、外部からのアクセスに対応するアドレスがそのキャ ッシュに内在するアドレスであるかどうかを、たとえばＴＡＧアレイを検査する ことによって判定する。もしそうであれば、キャッシュヒットが起こり、対応す るキャッシュにおいて必要な措置が講じられる。この措置はアドレス位置を無効 にしたり、またはメインメモリから読出しを行ない、キャッシュ内のそのアドレ ス位置のための更新されたデータを得ることも含む。 ２レベルのキャッシュシステムでは、レベル２キャッシュが外部からのアクセ スを共有メモリバスにわたってスヌーピングする。アクセスがレベル２キャッシ ュをヒットしない場合、レベル１のアドレスのすべてがレベル２キャッシュに含 まれていることから、レベル１キャッシュミスもまた起こったことになる。ミス が起こったのはレベル２キャッシュにおいてであるため、レベル１またはレベル ２キャッシュのいずれにおいても措置を講じる必要はない。 スヌーピングの結果、レベル２キャッシュヒットを生じた場合、レベル２キャ ッシュコントローラは、対応するレベル１キャッシュへスヌーピングについての 問合せを発して、レベル１キャッシュがそのアドレスを含むかどうかを判定する 。レベル１キャッシュでのスヌープがミスに終わった場合、レベル１キャッシュ においてはさらなる措置が取られることはなく、レベル２キャッシュのみが必要 な措置を講じる。レベル１キャッシュのスヌープの結果がヒットであった場合、 レベル１キャッシュは、そのアドレスに関して、そのアドレス位置を無効にする 等、必要な措置を講じることができる。この場合、プロセッサが後から、たとえ ばメモリ読出においてレベル１キャッシュのそのアドレスにアクセスしても、プ ロセッサはデータが無効であることに気づき、データを上位レベルのキャッシュ またはメインメモリから引出すことになる。 多重レベルキャッシュ・スヌーピング・プロトコルは、デイビッド・Ａ．パタ ーソン（David A．Patterson）およびジョン・Ｌ．ヘネシー（John L．Hennessy ）によるComputer Architecture : A Quantitative Approach(1990)，chapter 8 .8に開示される。たとえば、４７１頁では、パターソンおよびヘネシーは、複数 のプロセッサを用いた多重レベルキャッシュシステムにおいてキャッシュがどの ように更新されるかを開示する。キャッシュ更新の状況としては、以下の４ つの可能性がある。１）読出ミスであり、プロセッサはメモリから読出しを要求 するが、要求されたアドレスがどのキャッシュにも存在しない場合である。２） 読出ヒットであって、プロセッサはメモリから読出しを要求して、その要求され たアドレスがそのプロセッサに割当てられたキャッシュに存在する場合である。 ３）書込ミスであって、プロセッサはメモリに書込むが、書込むべきアドレスが どのキャッシュにも存在しない場合である。４）書込ヒットであって、プロセッ サはメモリへ書込み、書込むべきアドレスがそのプロセッサに割当てられたキャ ッシュの中に存在する場合である。読出ヒットのためにキャッシュの状態が変わ ることはない。読出ミスが起こった場合、キャッシュ内のそのアドレス位置に対 応するデータは、そのデータがプロセッサによって更新されていた場合はメイン メモリへ書き戻される。読出ミスがあると他のキャッシュは各々スヌーピングし 、そのアドレスがそのキャッシュ内にあるかどうかを調べる。あるキャッシュが そのアドレスを有し、かつ読出／書込状態にある場合、そのアドレスに対応する データはメモリに書込まれ、そのアドレスは無効の状態に変えられる。読出しを 要求して読出ミスを発生したプロセッサはメインメモリから現在のデータを引出 す。そのプロセッサのキャッシュ内に更新されたデータが入れられる。 プロセッサがあるアドレス位置に書込みをして書込ヒットが起こった場合、無 効化信号がバスにわたって外へ出される。他のキャッシュの各々はバスを監視し 、自分がそのアドレスを有しているかどうかを調べる。そのアドレスを有してい た場合、そのキャッシュはそのアドレスを無効化する。書込ミスの場合では、そ のアドレスを備えたキャッシュの各々は無効な状態となる。 多重レベルキャッシュシステム内のレベル１キャッシュの各スヌープは、レベ ル１キャッシュのＴＡＧアレイにアクセスすることが必要である。ＴＡＧアレイ のポートが１つである場合、各スヌープはプロセッサのレベル１キャッシュへの アクセスを停止させるので、その結果性能が低下することになる。この問題は多 重レベルキャッシュシステムにおけるレベルの数が増加するにつれ一層ひどくな る。 発明の概要 関連技術の限界を考慮した上で、この発明の目的はキャッシュスヌーピングオ ーバヘッドを減少する、改善された多重レベルキャッシュシステムのための方法 および装置を提供することである。 この発明の別の目的は、下位レベルのキャッシュの不必要なスヌーピングをな くすことである。 この発明の一局面によれば、メモリシステムはプロセッサまたは他のメモリア クセス装置、およびプロセッサのメモリ要求に応えるためにプロセッサに接続さ れたレベル１キャッシュを有する。レベル２キャッシュもまた存在し、これはレ ベル１キャッシュおよびメインメモリに接続される。レベル２キャッシュは、プ ロセッサからのメモリ要求でレベル１キャッシュが応えることのできないものに 応える。レベル２キャッシュは、レベル２キャッシュ内の各記憶場所のためのレ ベル１ヒットアレイを含む。このレベル１ヒットアレイは、レベル２キャッシュ 内の特定の記憶場所に存在する情報が、同じプロセッサに割当てられたレベル１ キャッシュの中にも存在するかどうかを示す。 この発明の別の局面によれば、メモリシステムはプロセッサおよびそのプロセ ッサに割当てられた多重レベルのキャッシュを有し、キャッシュレベルの数は３ 以上である。レベル１キャッシュはプロセッサに動作的に接続され、レベル２キ ャッシュはレベル１キャッシュに動作的に接続され、上位レベルのキャッシュは 次の下位レベルのキャッシュに動作的に接続されている。レベルｎと呼ばれる最 上位レベルのキャッシュはレベルｎ−１キャッシュおよびメインメモリに接続さ れる。レベル１より大きいキャッシュレベルの各々は、そのキャッシュ内に各記 憶場所のためのヒットアレイを含む。このヒットアレイは、現レベルのキャッシ ュの特定の記憶場所にある情報が、同じプロセッサに割当てられた一連のキャッ シュにおいて現レベルのキャッシュの１つ下位のレベルのキャッシュにも存在す るかどうかを示す。 この発明の別の局面によれば、スヌーピングオーバヘッドを減少するための多 重レベルキャッシュシステムは、共有メモリバスに接続される最上位レベルのキ ャッシュを含む。この最上位レベルキャッシュは共有メモリバスを監視して外部 からのメモリアクセスを調べる手段を含む。 この発明によれば、キャッシュヒットが起こると、キャッシュは、たとえばキ ャッシュ内のそのアドレス位置に対して無効化フラグを設ける等の適切な措置を 講じる。そのアドレスに対するヒットフラグを調べ、共有メモリバス上のそのア ドレスが現キャッシュのレベルの１つ下位のレベルのキャッシュにも存在するか どうかを判定する。存在する場合には、最上位レベルのキャッシュは通知手段に よって１つ下位のレベルのキャッシュに通知し、そのレベルのキャッシュにおい てもそのアドレスについて適切な措置を講じるようにする。 最下位レベルのキャッシュを除いて各キャッシュレベルはヒットフラグ更新ア レイを有し、ヒットフラグ更新アレイは１つ下位のレベルのキャッシュに現存す るメモリアドレスの動きを追跡するように用いられる。メモリヒットがあるキャ ッシュにおいて起こり、かつ次の下位レベルのキャッシュにそのアドレスが存在 しないことをヒットフラグが示した場合、下位レベルのキャッシュでは何の措置 も講じる必要はない。その結果、上位レベルのキャッシュによる下位レベルのキ ャッシュのスヌープは行なわれない。このことで多重レベルキャッシュシステム におけるスヌーピングオーバヘッドは減少する。 図面の簡単な説明 この発明は、さらなる目的およびその利点と共に、添付の図面に関連して以下 の説明を参照することによって最もよく理解されるであろう。添付の図面のいく つかの図においては、類似する参照番号は類似の要素を示す。 図１は、この発明の好ましい実施例によるマルチプロセッサ環境における２レ ベルのキャッシュシステムをブロック図で示す。 図２は、この発明の好ましい実施例によるレベル１およびレベル２キャッシュ の構成要素をブロック図で示す。 図３は、キャッシュ・スヌーピング・オーバヘッドを減少するのに用いられる 方法のフローチャートの図である。 図４は、ヒットフラグアレイを更新するのに用いられる方法のフローチャート の図である。 図５は、この発明による置換えアドレスサイクルに用いられる信号およびタイ ミングを示す。 好ましい実施例の詳細な説明 この発明は、２レベルのキャッシュシステムについてここに開示されるが、こ れは例示のためであり制限するものではなく、当業者には知られるように、この 発明は複数のレベルのキャッシュを含む多重レベルキャッシュシステムにも等し く適用可能である。図１は、プロセッサまたは他のメモリアクセス装置１０、レ ベル１キャッシュ２０、レベル２キャッシュ３０、共有メモリバス４０、および メインメモリ５０を含む２レベルのキャッシュメモリシステムを示す。複数のプ ロセッサまたは他のメモリアクセス装置１１、１２が、それら自体の２レベルキ ャッシュシステム２１、３１、２２、３２を介してメインメモリ５０に接続され てもよい。そのようなプロセッサおよびキャッシュは数がいくつであっても図１ に示されるように構成することができる。 たとえばプロセッサ１０がメインメモリ５０の中のあるアドレスから情報を要 求すると、対応するレベル１キャッシュ２０はまず、そのアドレスがその中に記 憶されているかどうかを調べる。これは図２に示されるようにキャッシュコント ローラ２１１の制御の下で、要求されたアドレスとＴＡＧアレイ２１３の中にリ ストされているアドレスとを比較することによって実行される。ＴＡＧアレイ２ １３とは、レベル１キャッシュ２０に記憶されたアドレスのリストを含む記憶さ れたアレイである。図１を再び参照すると、レベル１キャッシュ２０がその記憶 場所のいずれにも要求されたアドレスを有さない場合、レベル２キャッシュ３０ が次にプロセッサのアドレス要求に応えようと試みる。レベル２キャッシュ３０ がその記憶場所のいずれにもそのアドレスを有さない場合は、プロセッサのアド レス要求は、メインメモリ５０からの要求されたアドレスにアクセスすることに よって満たされる。 図２は、レベル１キャッシュ２０およびレベル２キャッシュ３０の構成要素を 示す。レベル１キャッシュ２０はキャッシュコントローラ２１１と、レベル１キ ャッシュ２０にデータを記憶するためのキャッシュデータメモリ２１５と、メイ ンまたはシステムメモリ５０のどのアドレスがレベル１キャッシュ２０に記憶さ れているのかを示すためのＴＡＧステータスアレイ２１３と、レベル１キャッシ ュ２０に記憶されているどのデータが有効なものであるのかを示すステータスア レイ２１７とを含む。レベル２キャッシュ３０は、対応する構成要素を含み、そ れはキャッシュデータメモリ２０５と、メインまたはシステムメモリ５０のどの アドレスがレベル２キャッシュ３０に記憶されているのかを示すＴＡＧステータ スアレイ２０３と、レベル２キャッシュ３０に記憶されたどのデータが有効なも のであるのかを示すステータスアレイ２０９とである。 内包によって、レベル１キャッシュ２０に記憶されるアドレスのすべてはレベ ル２キャッシュ３０に記憶される。しかしながら、従来のシステムではレベル２ キャッシュ３０において、レベル２キャッシュ３０に記憶されるライン（つまり メモリアドレスおよび対応するデータ）がレベル１キャッシュ２０にも記憶され ているかどうかを表示するものは何もない。そのため、この発明によれば、レベ ル２キャッシュ３０はさらに、ヒットアレイ２０７を含む。ヒットアレイ２０７ は、レベル２キャッシュ３０内の各ラインに対してフラグを含み、フラグはその ラインがレベル１キャッシュ２０にも記憶されているかどうかを示す。２より多 いレベルを備えたキャッシュシステムでは、レベル１より上のキャッシュレベル のすべては、レベル２キャッシュ３０と全く同じ構造を有する。いずれの場合に も、キャッシュ内に記憶された各ラインに対するヒットフラグはキャッシュのヒ ットアレイ内に存在し、そのラインに対応するメモリアドレスが、同じプロセッ サに割当てられた次の下位レベルのキャッシュにも存在するかどうかを示す。こ こでさらに説明されるように、この発明によってヒットアレイを組込むことで上 位レベルのキャッシュが下位レベルのキャッシュをスヌーピングする必要は減少 する。 図１を再び参照すると、キャッシュメモリの各階層における最上位レベルのキ ャッシュ３０、３１、３２の各々は、別のプロセッサのキャッシュによって応じ られなかった要求のため生じる外部からのメモリアクセスを共有メモリバス４０ にわたって検出する。最上位レベルキャッシュ３０、３１、３２は各々、次に、 外部からのメモリアクセスのアドレスが、そのキャッシュ内に存在するアドレス に対応するかどうかを、そのキャッシュ内のすべての記憶場所について、アクセ スされたメモリアドレスとＴＡＧステータスアレイ２０３（図２参照）内のアド レスとを比較することによって判定する。一致がない場合、そのキャッシュは何 の措置も講じない。さらに、内包によって最上位レベルのキャッシュは下位レベ ルのキャッシュのすべてのアドレスを含むため、同じプロセッサに割当てられた 下位レベルのキャッシュのいずれも措置を講じる必要がない。 外部からのメモリアクセスのアドレスがＴＡＧステータスアレイにおいてヒッ トを生じた場合、つまり外部からアクセスされたメモリアドレスが最上位レベル のキャッシュのＴＡＧステータスアレイ内のエントリと一致する場合、最上位レ ベルのキャッシュは、たとえば対応するアドレスを無効にするなどの適切な措置 を講じる。さらに、この発明によれば、最上位レベルのキャッシュコントローラ はヒットアレイ内の対応するエントリを調べ、外部からのメモリアクセスに一致 するアドレスがないかどうか探す。そのエントリが、外部からのメモリアクセス に対応するアドレスが最上位レベルのキャッシュのすぐ１つ下位レベルのキャッ シュにも現存することを示した場合、最上位レベルのキャッシュコントローラは １つ下位レベルのキャッシュに対して、次の下位レベルのキャッシュのそのアド レスに関して適切な措置を講じるように通知する。 このプロセスは外部からメモリアクセスのアドレスが次の下位レベルのキャッ シュに見当たらないことをヒットアレイが示すまで続けられる。この表示が起き ない場合、このプロセスはキャッシュ階層のレベル１キャッシュに達するまで続 けられる。レベル１以外のレベルにおいてヒットアレイを各キャッシュの中に組 込むことで、アクセスされたアドレスが次の下位レベルのキャッシュに存在する かどうかが直ちに表示され、それによって上位レベルのキャッシュが下位レベル のキャッシュのＴＡＧステータスアレイをスヌーピングし、アクセスされたアド レスが下位レベルのキャッシュに存在するかどうかを判定する必要がなくなる。 その結果、多くの場合上位レベルのキャッシュは次の下位レベルのキャッシュ に全くアクセスすることなく必要な動作を実行することができる。たとえば、８ ＫＢｙｔｅの大きさを有するレベル１キャッシュ（Ｌ１キャッシュ）２０および １２８ＫＢｙｔｅの大きさを有するレベル２キャッシュ（Ｌ２キャッシュ）３０ については、Ｌ２キャッシュ３０内のラインがＬ１キャッシュ２０に含まれてい ない可能性は高い。この発明によるヒットアレイ２０７がＬ２キャッシュ３０内 のどのラインがＬ１キャッシュ２０内に見いだされるかを示すことによって、Ｌ １キャッシュ２０をスヌーピングしてＬ２キャッシュ３０内のより数多くあるラ インの内の１つが、より小さいＬ１キャッシュ２０内にも記憶されているかどう かを判定する必要がなくなる。こうして、下位レベルのキャッシュをスヌーピン グするのに費やす時間を減少することによってスヌーピングオーバヘッドを減少 し、システムの性能を改善する。 この発明による２レベルのキャッシュ階層のための方法のフローチャート図が 図３に示される。ステップ３０１では、レベル２キャッシュは共有メモリバスを 監視してメモリアクセスがないかどうかを探す。ステップ３０２にあるように、 外部からのメモリアクセスが起こると、ステップ３０３にあるようにレベル２キ ャッシュはメモリアクセスのアドレスをレベル２キャッシュに記憶されているタ グアドレスのすべてに照らし合わせて調べる。このことを実行する１つの方法は 、ここで上に説明したように、メモリアクセスのアドレスをＴＡＧステータスア レイのアドレスと比較することである。レベル２キャッシュ内でタグアドレスヒ ットがない場合は、ステップ３０４に示されるように、そのメモリアクセスに関 してさらなる措置を講じる必要はない。レベル２キャッシュ内でタグアドレスヒ ットが生じた場合は、レベル２キャッシュはステップ３０５に示されるように、 そのタグアドレスヒットに対応する記憶場所に関連して必要とされる何らかのキ ャッシュ更新動作を行なわなければならない。これらの更新動作は、その記憶場 所に対してステータスフラグを無効にセットすること、またはそのメモリアクセ スヒットに対応する情報の最も新しいものをメインメモリから得るためにメモリ 読出動作を行なうことなどを含む。レベル２キャッシュでヒットが起こった場合 、レベル２キャッシュはまたステップ３０６に示されるように、ヒットアレイを 調べて、ヒットされた記憶場所に対応するエントリを探す。このタグアドレスが レベル１キャッシュにも存在しないことをヒットアレイが示した場合、レベル１ キャッシュをスヌーピングする必要はなく、ステップ３０７に示されるようにさ らなる措置は講じられない。そのヒットアレイが、アクセスされたアドレスがレ ベル１キャッシュにも存在することをフラグで示した場合は、レベル２キャッシ ュコントローラはレベル１キャッシュへコマンドを送り、ステップ３０８に示さ れるように、レベル１キャッシュ内の、メモリアクセスに対応する記憶場所を更 新するようにする。この手順は、上に説明したように２レベルのキャッシュシス テ ムのものであるが、２レベルより大きい多重レベルキャッシュシステムにおいて も同様にうまく動作するであろう。 この発明によるヒットアレイは特定の実現例に制限されるものではない。たと えば、キャッシュ内の各アドレスが対応するフラグを有し、フラグは、ラインが 次の下位レベルのキャッシュにも存在することを示す第１の状態と、対応するラ インが次の下位レベルのキャッシュに存在しないことを示す第２の状態とを有す る別個のアレイが形成されてもよい。代わりに、ヒットアレイは、そのようなフ ラグをＴＡＧステータスアレイ内のエントリの各々に加えることによって簡単に 実現することもできる。 この発明によるシステムが正しく動作するには、上位レベルのキャッシュ、た とえばＬ２キャッシュ３０が、下位レベルのキャッシュ、たとえばＬ１キャッシ ュ２０の動作を監視して、どのラインが実際に下位レベルのキャッシュに存在す るのかを判定しなければならない。新しいラインがＬ１キャッシュ２０に加えら れるのはキャッシュライン充填動作の間のみである。そのようなキャッシュライ ン充填はＬ２キャッシュコントローラ２０１（図２参照）によって容易に監視さ れる。なぜなら、そのようなキャッシュライン充填の間、Ｌ１キャッシュ２０は 大抵キャッシュライン充填を完了するために必要なアドレスを生成し、それによ ってＬ２キャッシュ３０は、これらの必要とされるアドレスを適切なバスから読 取り、これに従ってそのヒットアレイ２０７を更新することができるからである 。キャッシュライン置換えなどによって、Ｌ１キャッシュ２０からのラインの削 除を検出するには、Ｌ１キャッシュ２０は典型的にはラインが置換えられたこと を示さないため、付加的なステップが必要である。この発明によれば、このよう な変化はダミースヌープを用いるか、または置換えアドレスサイクルによって検 出することができる。 下位レベルのＬ１キャッシュ２０からのラインの削除または置換えを検出する のに特別なサイクルが用いられない場合、上位レベルのＬ２キャッシュヒットア レイ２０７の有する、ヒットを示すラインの数は実際にＬ１キャッシュ２０に存 在するものより多くなる。Ｌ２キャッシュコントローラ２０１がＬ１キャッシュ ２０内のそのようなアドレスに対して発生するスヌープは結果としてミスにつな がる。なぜなら、そのアドレスは実際にはＬ１キャッシュ２０に存在しないから である。このようなスヌープはダミースヌープと名付けることができる。Ｌ２キ ャッシュ３０はミスを検出し、Ｌ２ヒットアレイ２０７内の対応するエントリが 、Ｌ１キャッシュ２０にそのラインが存在しないことを示すように設定する。そ の結果、Ｌ１キャッシュ２０へのさらなるスヌープは防がれる。 このアプローチでは下位レベルのキャッシュにおける置換え動作を監視する必 要がないため実現するのが容易である。このようなダミースヌープのおかげで、 ミスが起こった後Ｌ１キャッシュ２０をスヌーピングする必要をなくすことでＬ １キャッシュ２０へのスヌープの数が減少するが、スヌーピングプロセスにミス が起こることはさらに性能を改善できることを示している。このような性能改善 はこの発明による置換えアドレスサイクルを用いることによって達成される。そ のような置換えアドレスサイクルにおいては、キャッシュライン充填の間、さら にここで説明されるように、下位レベルのキャッシュはどのラインを置換えるこ とにするのかを示し、それによってダミースヌープの発生をなくす。 図４は、レベル２キャッシュがそのヒットアレイを常に最新に保ち、レベル１ キャッシュでのスヌーピングが必要であるかどうかを判定するための方法を示す 。ステップ４０１では、レベル２キャッシュはレベル１キャッシュを監視してレ ベル１キャッシュライン充填があるかどうかを探す。レベル１のキャッシュライ ン充填は、メインメモリからのアドレスがレベル１キャッシュに読込まれるとき に起こる。レベル２キャッシュはレベル１キャッシュライン充填を検出すると、 ステップ４０２に示されるようにレベル１キャッシュに読込まれたアドレスに対 応するヒットアレイ内のフラグを更新し、このアドレスもまたレベル１キャッシ ュ内に存在することを示す。内包により、レベル１キャッシュへのすべてのメイ ンメモリ書込はレベル２キャッシュの中にも書込まれる。すなわち、レベル１キ ャッシュ充填は常にレベル２キャッシュのヒットフラグをセットすることにつな がる。 この発明による置換えアドレスサイクルでは、ステップ４０３に示されるよう に、Ｌ１キャッシュはキャッシュライン充填の開始アドレスを発生する。Ｌ１キ ャッシュは次に、置換えられるラインのアドレスを外部メモリアドレスバス上に 置き、そのラインを置換えることになるのかどうかを示す。ラインは、データの 初めの語が転送された後に信号（ＲＥＰＬ♯）がアサートされると置換えられる ことになる。ＲＥＰＬ♯は、図５に示されるように置換えアドレスＢがアドレス バス上に置かれるとアサートされる。置換えられるラインがない場合、ＲＥＰＬ ♯は全くアサートされない。このようにして、Ｌ２キャッシュコントローラは、 Ｌ１キャッシュのどのラインが置換えられるかを判定することができ、Ｌ２キャ ッシュ内に記憶されているＬ１ヒットアレイ内の対応するフラグをリセットする 。開始アドレスを用いて、Ｌ２キャッシュコントローラは自らキャッシュライン 充填アドレスシーケンスを発生する。 この発明による別の局面では、別の信号Ｒ＿ＭＯＤを発生させ、置換えられる ラインが変更されているかどうかを示すこともできる。外部コントローラは、こ の信号を、後にコピーバックアクセスが続くかどうかを検出するのに用いてもよ い。コピーバックにおいては、メインメモリに書込むために特定のラインをキャ ッシュから外部バスへコピーバックするための要求をキャッシュコントローラへ 送信する。図５に示されるように、Ｒ＿ＭＯＤはＲＥＰＬ♯がアサートされてい る間有効である。Ｒ＿ＭＯＤはＲＥＰＬ♯がアサートされていない場合は無効で ある。 この発明の特徴および利点は前述の説明に示されるが、その開示は例示するこ とのみを目的にしていることを理解されたい。上に説明されるすべての変形は、 この発明の真の意図および範囲内であるかぎり、請求の範囲に含められる。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年４月９日 【補正内容】 つの可能性がある。１）読出ミスであり、プロセッサはメモリから読出しを要求 するが、要求されたアドレスがどのキャッシュにも存在しない場合である。２） 読出ヒットであって、プロセッサはメモリから読出しを要求して、その要求され たアドレスがそのプロセッサに割当てられたキャッシュに存在する場合である。 ３）書込ミスであって、プロセッサはメモリに書込むが、書込むべきアドレスが どのキャッシュにも存在しない場合である。４）書込ヒットであって、プロセッ サはメモリへ書込み、書込むべきアドレスがそのプロセッサに割当てられたキャ ッシュの中に存在する場合である。読出ヒットのためにキャッシュの状態が変わ ることはない。読出ミスが起こった場合、キャッシュ内のそのアドレス位置に対 応するデータは、そのデータがプロセッサによって更新されていた場合はメイン メモリへ書き戻される。読出ミスがあると他のキャッシュは各々スヌーピングし 、そのアドレスがそのキャッシュ内にあるかどうかを調べる。あるキャッシュが そのアドレスを有し、かつ読出／書込状態にある場合、そのアドレスに対応する データはメモリに書込まれ、そのアドレスは無効の状態に変えられる。読出しを 要求して読出ミスを発生したプロセッサはメインメモリから現在のデータを引出 す。そのプロセッサのキャッシュ内に更新されたデータが入れられる。 プロセッサがあるアドレス位置に書込みをして書込ヒットが起こった場合、無 効化信号がバスにわたって外へ出される。他のキャッシュの各々はバスを監視し 、自分がそのアドレスを有しているかどうかを調べる。そのアドレスを有してい た場合、そのキャッシュはそのアドレスを無効化する。書込ミスの場合では、そ のアドレスを備えたキャッシュの各々は無効な状態となる。 多重レベルキャッシュシステム内のレベル１キャッシュの各スヌープは、レベ ル１キャッシュのＴＡＧアレイにアクセスすることが必要である。ＴＡＧアレイ のポートが１つである場合、各スヌープはプロセッサのレベル１キャッシュへの アクセスを停止させるので、その結果性能が低下することになる。この問題は多 重レベルキャッシュシステムにおけるレベルの数が増加するにつれ一層ひどくな る。 ＥＰ−Ａ−０ ４６１ ９２６では、請求項１の前文の特徴を有するメモリシ ステムが開示される。 発明の概要 関連技術の限界を考慮した上で、この発明の目的はキャッシュスヌーピングオ 請求の範囲 １．メモリアクセス装置（１０）によってアクセス可能なメモリシステムであっ て、 前記メモリアクセス装置（１０）に接続されるレベル１キャッシュ（２０）を 含み、前記レベル１キャッシュは複数の記憶場所を含み、前記メモリシステムは さらに 前記レベル１キャッシュ（２０）およびメインメモリ（５０）に接続されるレ ベル２キャッシュ（３０）を含み、前記レベル２キャッシュ（３０）は複数の記 憶場所と、前記レベル２キャッシュ（３０）内の前記複数の記憶場所の各々に対 応するヒットフラグとを含み、前記ヒットフラグは前記レベル２キャッシュ（３ ０）内の前記複数の記憶場所の対応する１つに記憶されている情報が前記レベル １キャッシュにも記憶されているかどうかを示し、 置換えアドレスラインは前記レベル１キャッシュ（２０）および前記レベル２ キャッシュ（３０）に接続され、前記置換えアドレスラインは第１の状態にある 場合は前記レベル１キャッシュに関するキャッシュライン置換えを示し、第２の 状態にある場合はキャッシュライン置換えがないことを示すことを特徴とする、 メモリシステム。 ２．メモリシステムであって、前記レベル１キャッシュおよび前記レベル２キャ ッシュに接続されるアドレスバスをさらに含み、 アドレスバスが第１の状態に置かれ、レベル１キャッシュの中に書込まれるべ き第１のメモリアドレスに対応する、アドレスバス上の有効なアドレスを示すと 、置換えアドレスラインは第１の状態に置かれ、第１の状態にある置換えアドレ スラインと同時に現われる、アドレスバス上の第２のメモリアドレスは、レベル １キャッシュ内に現在記憶されているがレベル１キャッシュ内で第１のメモリア ドレスに関連づけられたデータによって重ね書きされることになる、関連のある データを有するメモリアドレスに対応する、請求項１に記載のメモリシステム。 ３．メモリシステムであって、 前記レベル１キャッシュおよび前記レベル２キャッシュに接続される変更ライ ンをさらに含み、変更ラインはメモリアクセス装置によって前記レベル１キャッ シュ内で変更されたキャッシュライン置換えの対応するデータを示す、請求項２ に記載のメモリシステム。 ４．変更ラインがキャッシュライン置換えの間、メモリアクセス装置による対応 するデータの変更を示すと、メインメモリへのコピーバックサイクルが実行され データの完全性を確実にする、請求項３に記載のメモリシステム。 ５．プロセッサ（１０）を有する処理システムにおいて用いるための多重レベル キャッシュシステムであって、前記プロセッサは要求されるデータを表わすアド レスを生成し、多重レベルキャッシュシステムは前記プロセッサに接続され、共 有メモリバス（４０）はメインメモリ（５０）および前記多重レベルキャッシュ システムに接続され、前記多重レベルキャッシュシステムは、 前記プロセッサからのアドレス要求に応答して情報を供給するレベル１キャッ シュ（２０）を含み、前記レベル１キャッシュは前記プロセッサに接続され、前 記プロセッサからの前記アドレス要求を受け、前記レベル１キャッシュはデータ を記憶するための複数の記憶場所と、前記レベル１キャッシュに記憶されるアド レスを示すＴＡＧアレイとを含み、前記多重レベルキャッシュシステムはさらに 直列配置に接続されるレベル２からレベルｉまでのキャッシュ（３０）を含み 、ｉは３からｎまでの整数であり、前記レベル２キャッシュは下位レベルのキャ ッシュとしての前記レベル１キャッシュに接続され、かつ次の上位レベルのキャ ッシュとしての前記レベル３キャッシュに接続されており、前記レベル２からレ ベルｉまでのキャッシュの各々は、いずれの下位レベルのキャッシュも情報を供 給できない場合に前記プロセッサからのアドレス要求に応答して情報を供給する ことを試み、前記レベル２から前記レベルｉまでのキャッシュの各々はデータを 記憶するための複数の記憶場所と、前記対応するキャッシュに記憶されるアドレ スを示すＴＡＧアレイと、前記対応するキャッシュの前記複数の記憶場所の各々 のためのヒットフラグとを含み、前記レベルｉキャッシュは前記共有メモリバス （４０）にわたって前記メインメモリ（５０）に接続されており、前記多重レベ ルキャッシュシステムはさらに、 前記共有メモリバスにわたって前記メインメモリ（５０）へのメモリアクセス を検出するための、前記レベルｉキャッシュ内の監視手段と、 前記メモリアクセスが次の下位レベルのキャッシュ内の前記複数の記憶場所の １つと一致することを前記次の下位レベルのキャッシュに通知するための、前記 レベル２からレベルｉまでのキャッシュの各々の中の下位レベルキャッシュ通知 手段と、 前記対応するキャッシュ内の前記複数の記憶場所の１つに対応するヒットフラ グを更新するための、前記レベル２からレベルｉまでのキャッシュの各々の中の ヒットフラグ更新手段と、 前記レベル１からレベルｉまでのキャッシュの各々に接続される置換えアドレ スラインとを含み、前記置換えアドレスラインは、第１の状態にある場合は前記 レベル１からレベルｉまでのキャッシュの１つに関するキャッシュライン置換え を示し、第２の状態にある場合はキャッシュライン置換えがないことを示し、前 記置換えアドレスラインは第１の状態にある場合は前記レベル１からレベルｉま でのキャッシュのうち、どれがキャッシュライン置換えを実行しているのかを示 し、 前記置換えアドレスラインが第１の状態にある場合、キャッシュライン置換え を実行している前記対応するキャッシュ内の前記複数の記憶場所の１つに現在記 憶されているが別のデータで重ね書きされることになるデータに関連づけられた メモリアドレスは、前記レベル１からレベルｉまでのキャッシュの各々に接続さ れるアドレスバス上に出力され、 前記レベル２キャッシュからレベルｉキャッシュまでの直列配置内のより上位 レベルの前記キャッシュの各々は、前記対応するレベル２キャッシュからレベル ｉキャッシュ内の重ね書きされたデータの関連づけられたアドレスのための対応 するヒットフラグを更新するように構成される、多重レベルキャッシュシステム 。 ６．前記アドレスバスが第１の状態に置かれ、キャッシュライン置換えを実行し ている前記レベル１からレベルｉまでのキャッシュのうちの前記１つの中に書込 まれるべき第１のメモリアドレスに対応する、前記アドレスバス上の有効アドレ スを示す場合、置換えアドレスラインは第１の状態に置かれ、第１の状態にある 置換えアドレスラインと同時に現われる、前記アドレスバス上の第２のメモリア ドレスは、前記レベル１からレベルｉまでのキャッシュの中の前記１つの中に現 在記憶される関連のあるデータを有するメモリアドレスに対応するが、これは前 記第１のメモリアドレスに関連づけられるデータによって前記レベル１からレベ ルｉまでのキャッシュのうちの前記１つにおいて重ね書きされることになる、多 重レベルキャッシュシステム。 ７．多重レベルキャッシュシステムであって、前記レベル１からレベルｉまでの キャッシュの各々に動作的に接続される変更ラインをさらに含み、変更ラインは 前記プロセッサによって前記レベル１からレベルｉまでのキャッシュのうちの前 記１つにおいて変更されたキャッシュライン置換えの対応するデータを示す、請 求項６に記載の多重レベルキャッシュシステム。 ８．変更ラインがキャッシュライン置換えの間、前記プロセッサによる対応する データの変更を示す場合、前記メインメモリへのコピーバックサイクルが実行さ れ、データの完全性を確実にする、請求項７に記載の多重レベルキャッシュシス テム。 ９．プロセッサ（１０）およびメインメモリ（５０）を備えた多重レベルキャッ シュシステムにおけるキャッシュ・スヌーピング・オーバヘッドを減少する方法 であって、 最上位レベルのキャッシュで共有メモリバスを監視し、前記共有メモリバス上 でメモリアクセスを検出するステップと、 前記最上位レベルのキャッシュで、前記メモリアクセスを、前記最上位レベル のキャッシュの複数の記憶場所の各々のためのタグアドレスと比較するステップ と、 前記最上位レベルのキャッシュで、前記メモリアクセスが次の下位レベルのキ ャッシュ内に記憶される前記タグアドレスの１つと一致することを前記次の下位 レベルのキャッシュに通知するステップと、 前記最上位レベルのキャッシュで、前記最上位レベルのキャッシュの複数の記 憶場所の１つに対応するヒットフラグを更新するステップとを含み、前記ヒット フラグは、前記最上位レベルのキャッシュの前記複数の記憶場所の１つに現在記 憶されている情報が、前記次の下位レベルのキャッシュ内にも現在記憶されてい るかどうかを示し、前記方法はさらに 前記次の下位レベルのキャッシュ内のキャッシュラインを置換え、置換えアド レスサイクルにおいて実現される最上位レベルのキャッシュに以下のステップに よって通知するステップとを含み、すなわち ａ） 前記次の下位レベルのキャッシュ内に置かれるべきデータに関連する メモリアドレスに対応する第１のアドレスをアドレスバス上に置くステップと、 ｂ） ステップａ）と同時に、アドレス有効信号をアドレスバス上の有効な アドレスを示す状態に置くステップと、 ｃ） 前記次の下位レベルのキャッシュ内で重ね書きされるべきデータに関 連のある別のメモリアドレスに対応する第２のアドレスをアドレスバス上に置く ステップと、 ｄ） 前記最上位レベルのキャッシュによって第２のアドレスを読み、その 結果、前記最上位レベルのキャッシュ内の第２のアドレスに対応するヒットフラ グを更新するようにするステップとを含む、方法。 １０．前記置換えアドレスラインが第１の状態にある場合、前記レベル１キャッ シュ内の前記複数の記憶場所の１つに現在記憶されているが別のデータで重ね書 きされるべきデータに関連づけられたメモリアドレスは、前記レベル１キャッシ ュおよび前記レベル２キャッシュに接続されるアドレスバス上に出力され、 前記レベル２キャッシュはその結果、前記レベル２キャッシュ内の重ね書きさ れたデータの関連のあるアドレスのための対応するヒットフラグを更新するよう に構成される、請求項１に記載のメモリシステム。

───────────────────────────────────────────────────── 【要約の続き】 メモリアクセスが特定のキャッシュレベルでヒットを起 こさないことがあるか、または最下位キャッシュレベル に達するまで続けられる。

Claims (1)

1. 【特許請求の範囲】 １．メモリシステムであって、 メモリアクセス装置と、前記メモリアクセス装置に動作的に接続されるレベル １キャッシュとを含み、前記レベル１キャッシュは複数の記憶場所を含み、前記 メモリシステムはさらに 前記レベル１キャッシュおよびメインメモリに動作的に接続されるレベル２キ ャッシュを含み、前記レベル２キャッシュは複数の記憶場所と、前記レベル２キ ャッシュ内の前記複数の記憶場所の各々に対応するヒットフラグとを含み、前記 ヒットフラグは前記レベル２キャッシュ内の前記複数の記憶場所の対応する１つ に記憶されている情報が前記レベル１キャッシュにも記憶されているかどうかを 示す、メモリシステム。 ２．メモリシステムであって、 プロセッサと、 前記プロセッサに動作的に接続されるレベル１キャッシュとを含み、前記レベ ル１キャッシュは複数の記憶場所を含み、前記メモリシステムはさらに レベルｉキャッシュを含み、ｉは２からｎまでの整数であり、前記レベルｉキ ャッシュはレベルｉ−１キャッシュに動作的に接続され、前記レベルｉキャッシ ュは、複数の記憶場所と、前記レベルｉ−１キャッシュ内の前記複数の記憶場所 の各々に対応するヒットフラグとを含み、前記ヒットフラグは前記レベルｉキャ ッシュ内の前記記憶場所の対応する１つに記憶されている情報が前記レベルｉ− １キャッシュにも記憶されているかどうかを示し、前記レベルｎキャッシュはメ インメモリに動作的に接続されている、メモリシステム。 ３．要求されたデータを表わすアドレスを生成するプロセッサを有する処理シス テムにおいて、前記プロセッサに接続された多重レベルキャッシュシステムであ って、共有メモリバスがメインメモリおよび前記多重レベルキャッシュシステム に接続され、前記多重レベルキャッシュシステムは、 前記プロセッサからのアドレス要求に応答して情報を供給するレベル１キャッ シュを含み、前記レベル１キャッシュはレベル２キャッシュおよび前記プロセッ サに動作的に接続され前記アドレス要求を前記プロセッサから受け、前記レベル １キャッシュはデータを記憶するための複数の記憶場所と、前記レベル１キャッ シュに記憶されたアドレスを示すＴＡＧアレイとを含み、前記多重レベルキャッ シュシステムはさらに レベルｉキャッシュを含み、ｉは２からｎまでの整数であり、前記レベルｉキ ャッシュは前記プロセッサからのアドレス要求に応答して情報を供給し、前記レ ベルｉキャッシュは前記プロセッサに動作的に接続され、前記アドレス要求を受 け、前記レベルｉキャッシュはデータを記憶するための複数の記憶場所と、前記 レベルｉキャッシュ内に記憶されたアドレスを示すＴＡＧアレイと、前記レベル ｉキャッシュ内の前記複数の記憶場所の各々のためのヒットフラグとを含み、前 記レベルｎキャッシュは前記メインメモリに前記共有メモリバスにわたって動作 的に接続されており、前記多重レベルキャッシュシステムはさらに 前記共有メモリバスにわたっての前記メインメモリへのメモリアクセスを検出 するための、前記レベルｎキャッシュ内の監視手段と、 前記メモリアクセスが前記レベルｉ−１キャッシュ内の前記複数の記憶場所の １つと一致することを前記レベルｉ−１キャッシュに通知するための、前記レベ ルｉキャッシュ内の下位レベルキャッシュ通知手段と、 前記レベルｉキャッシュ内の前記複数の記憶場所の１つに対応するヒットフラ グを更新するための、前記レベルｉキャッシュ内のヒットフラグ更新手段とを含 む、多重レベルキャッシュシステム。 ４．必要なデータを表わすアドレスを発生するプロセッサを有する処理システム において、前記プロセッサに接続された２レベルのキャッシュシステムであって 、共有メモリバスはメインメモリおよび前記２レベルのキャッシュシステムに接 続され、前記２レベルのキャッシュシステムは、 前記プロセッサからのアドレス要求に応答して情報を供給するレベル１キャッ シュを含み、前記レベル１キャッシュは前記プロセッサに動作的に接続され前記 アドレス要求を受け、前記レベル１キャッシュは、データを記憶するための第１ の複数の記憶場所と、前記データのタグアドレスと、前記データのステータスと を含み、前記２レベルのキャッシュシステムはさらに 前記プロセッサからの前記アドレス要求に応答して情報を供給するレベル２キ ャッシュを含み、前記レベル２キャッシュは前記レベル１キャッシュおよび前記 プロセッサに動作的に接続され前記プロセッサから前記アドレス要求を受け、前 記レベル２キャッシュは、データを記憶するための第２の複数の記憶場所と、前 記データのタグアドレスと、前記データのステータスと、前記データのヒットフ ラグとを含み、前記レベル２キャッシュは前記メインメモリに前記共有メモリバ スにわたって動作的に接続されており、前記２レベルキャッシュシステムはさら に 前記共有メモリバスにわたっての前記メインメモリへのメモリアクセスを検出 するための、前記レベル２キャッシュ内の監視手段と、 前記メモリアクセスが前記レベル１キャッシュ内の前記第１の複数の記憶場所 の１つと一致することを前記レベル１キャッシュに通知するための、前記レベル ２キャッシュ内の下位レベルキャッシュ通知手段と、 前記レベル２キャッシュ内の前記第２の複数の記憶場所の１つに対応するヒッ トフラグを更新するための、前記レベル２キャッシュ内のヒットフラグ更新手段 とを含む、２レベルのキャッシュシステム。 ５．前記レベルｉキャッシュはまた、前記下位レベルキャッシュ通知手段および 前記ヒットフラグ更新手段を実現するためのレベルｉキャッシュコントローラを 含み、前記レベルｎキャッシュコントローラはまた前記監視手段を実現する、請 求項３に記載の多重レベルキャッシュシステム。 ６．前記レベル２キャッシュはまた、前記下位レベルキャッシュ通知手段および 前記ヒットフラグ更新手段を実現するためのレベル２キャッシュコントローラを 含み、前記レベル２キャッシュコントローラはまた前記監視手段を実現する、請 求項４に記載の２レベルのキャッシュシステム。 ７．前記ヒットフラグ更新手段は、前記レベルｉ−１キャッシュ内の前記複数の 記憶場所の１つの中に前記メインメモリから書込まれた情報に基づいて、前記レ ベルｉキャッシュ内の前記複数の記憶場所の前記１つのものに対応するヒットフ ラグを更新する、請求項５に記載の多重レベルキャッシュシステム。 ８．前記レベルｉキャッシュ内の前記複数の記憶場所の前記１つのものに対応す る前記ヒットフラグは、前記レベルｉキャッシュ内の前記複数の記憶場所の前記 １つのものに記憶された情報が前記レベルｉ−１キャッシュ内の前記複数の記憶 場所のいずれにも存在しないことを示す第１の状態か、前記レベルｉキャッシュ 内の前記複数の記憶場所の前記１つのものに記憶された前記情報が前記レベルｉ −１キャッシュ内の前記複数の記憶場所の１つに存在することを示す第２の状態 かのいずれか１つに設定される、請求項７に記載の多重レベルキャッシュシステ ム。 ９．前記ヒットフラグ更新手段は、前記レベルｉ−１キャッシュの中に前記メイ ンメモリから書込まれた情報に基づいて、前記レベルｉキャッシュ内の前記複数 の記憶場所の前記１つのものに対応するヒットフラグを更新する、請求項３に記 載の多重レベルキャッシャシステム。 １０．前記メインメモリから前記レベルｉ−１キャッシュの中に書込まれる前記 情報は特定のメモリアドレスに対応し、前記レベルｉキャッシュ内の前記ヒット フラグ更新手段によって更新された前記ヒットフラグは、前記特定のメモリアド レスに一致する前記ＴＡＧアレイの中の対応するアドレスを有する前記レベルｉ キャッシュの中の前記複数の記憶場所の前記１つのものに対応する、請求項９に 記載の多重レベルキャッシュシステム。 １１．前記レベル２キャッシュ内の前記第２の複数の記憶場所の前記１つのもの に対応する前記ヒットフラグは、前記レベル２キャッシュ内の前記第２の複数の 前記記憶場所の前記１つのものに記憶された情報が、前記レベル１キャッシュ内 の前記第１の複数の記憶場所のいずれにも存在しないことを示す第１の状態か、 前記レベル２キャッシュ内の前記第２の複数の記憶場所の前記１つのものに記憶 された前記情報が、前記レベル１キャッシュ内の前記第１の複数の記憶場所の１ つに存在することを示す第２の状態かのいずれか１つに設定される、請求項４に 記載の２レベルのキャッシュシステム。 １２．前記ヒットフラグ更新手段は、前記レベルｉキャッシュが前記レベルｉ− １キャッシュのデータ転送のやりとりを監視することによって実現され、前記レ ベルｉキャッシュは前記レベルｉ−１キャッシュ内の前記複数の記憶場所に現存 するすべてのタグアドレスを定める、請求項３に記載の多重レベルキャッシュシ ステム。 １３．前記レベル１キャッシュおよび前記レベルｉキャッシュに接続される置換 えバスをさらに含み、ｉは２からｎまでの整数であり、前記置換えバスは、前記 レベル１からレベルｎまでのキャッシュの１つに記憶されるアドレスを置換える べきである場合は第１の状態にあり、そうでなければ第２の状態にあり、 前記レベルｉ−１キャッシュに記憶されたアドレスが新しいアドレスと置換え られる場合、前記新しいアドレスは、前記置換えバスが前記第１の状態にある間 、前記レベル１からレベルｎまでのキャッシュのすべてを接続する前記共有メモ リバスの上に置かれ、 前記レベルｉキャッシュ内の前記ヒットフラグ更新手段は、前記置換えられる べきアドレスに対応するヒットフラグを変更して、前記置換えられるべきアドレ スが前記レベルｉ−１キャッシュ内にもはや存在しないことを示す、請求項３に 記載の多重レベルキャッシュシステム。 １４．前記レベル１キャッシュおよび前記レベル２キャッシュに接続される置換 えバスをさらに含み、前記置換えバスは、前記レベル１キャッシュに記憶された アドレスを置換えるべきである場合は第１の状態にあり、そうでなければ第２の 状態にあり、 前記レベル１キャッシュに記憶されたアドレスが新しいアドレスで置換えられ る場合、前記新しいアドレスは、前記置換えバスが前記第１の状態にある間、前 記レベル１キャッシュおよび前記レベル２キャッシュを接続する前記共有メモリ バスの上に置かれ、 前記レベル２キャッシュ内の前記ヒットフラグ更新手段は、前記置換えられる べきアドレスに対応するヒットフラグを変更して、前記置換えられるべきアドレ スが前記レベル１キャッシュにもはや存在しないことを示す、請求項４に記載の ２レベルのキャッシュシステム。 １５．前記レベルｉキャッシュは前記レベルｉ−１キャッシュによって開始され る置換えアドレスサイクルを検出し、前記レベルｉ−１キャッシュは、前記共有 メモリバス上に、前記レベルｉ−１キャッシュ内の前記複数の記憶場所の１つに 記憶された置換えられるべきアドレスに対応するアドレスを出力し、前記レベル ｉキャッシュ内の前記ヒットフラグ更新手段は、これに従って前記共有メモリバ ス上の前記アドレスに対応するヒットフラグを更新する、請求項１０に記載の多 重レベルキャッシュシステム。 １６．前記レベル２キャッシュは前記レベル１キャッシュによって開始された置 換えアドレスサイクルを検出し、前記レベル１キャッシュは、前記共有メモリバ ス上に、前記レベル１キャッシュ内の前記第１の複数の記憶場所の１つに記憶さ れた置換えられるべきアドレスに対応するアドレスを出力し、前記レベル２キャ ッシュ内の前記ヒットフラグ更新手段は、これに従って前記共有メモリバス上の 前記アドレスに対応するヒットフラグを更新する、請求項４に記載の２レベルの キャッシュシステム。 １７．プロセッサおよびメインメモリを備えたｎレベルキャッシュシステムにお けるキャッシュ・スヌーピング・オーバヘッドを減少するための方法であって、 ｎは２以上の整数であり、前記方法は、 レベルｎキャッシュが共有メモリバスを監視するステップと、 前記レベルｎキャッシュが前記共有メモリバス上のメモリアクセスを検出する ステップと、 前記レベルｎキャッシュが前記メモリアクセスを、前記レベルｎキャッシュ内 の複数の記憶場所の各々のタグアドレスと比較するステップと、 前記メモリアクセスが前記レベルｊ−１キャッシュ内に記憶された前記タグア ドレスの１つと一致することを、前記レベルｊキャッシュがレベルｊ−１キャッ シュに通知するステップとを含み、ｊは２からｎまでの整数であり、前記方法は さらに 前記レベルｊキャッシュが前記レベルｊキャッシュ内の複数の記憶場所の１つ に対応するヒットフラグを更新するステップを含み、前記ヒットフラグは前記レ ベルｊキャッシュ内の前記複数の記憶場所の１つに現在記憶されている情報が前 記レベルｊ−１キャッシュ内にも現在記憶されているかどうかを示す、方法。 １８．前記レベルｊキャッシュは、前記レベルｊ−１キャッシュがキャッシュラ イン置換えを実行する度に前記レベルｊキャッシュ内の前記複数の記憶場所の特 定の１つに対応するヒットフラグを更新する、請求項１７に記載の方法。