JPH1141700A - 自動バランス回路用半導体装置 - Google Patents
自動バランス回路用半導体装置Info
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- JPH1141700A JPH1141700A JP9192910A JP19291097A JPH1141700A JP H1141700 A JPH1141700 A JP H1141700A JP 9192910 A JP9192910 A JP 9192910A JP 19291097 A JP19291097 A JP 19291097A JP H1141700 A JPH1141700 A JP H1141700A
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Abstract
(57)【要約】
【課題】 時定数回路を別途、実装する必要があり、外
来ノイズの影響を受けやすく、実装スペースの増大を招
き、半導体装置としてピン数が増加するという課題があ
った。 【解決手段】 所定の特性に従って制御された利得によ
り第１チャネルの信号を増幅し出力する第１増幅回路
と、該第１増幅回路の前記特性に対し逆の特性に従って
制御された利得により第２チャネルの信号を増幅し出力
する第２増幅回路と、前記両増幅回路の出力間のバラン
スの状態に応じた制御信号を出力するバランス検出回路
と、前記制御信号をもとに前記両増幅回路の利得を制御
し、前記両増幅回路の出力をバランスした状態へ移行さ
せる制御回路とを一体的に構成し集積回路化する。
来ノイズの影響を受けやすく、実装スペースの増大を招
き、半導体装置としてピン数が増加するという課題があ
った。 【解決手段】 所定の特性に従って制御された利得によ
り第１チャネルの信号を増幅し出力する第１増幅回路
と、該第１増幅回路の前記特性に対し逆の特性に従って
制御された利得により第２チャネルの信号を増幅し出力
する第２増幅回路と、前記両増幅回路の出力間のバラン
スの状態に応じた制御信号を出力するバランス検出回路
と、前記制御信号をもとに前記両増幅回路の利得を制御
し、前記両増幅回路の出力をバランスした状態へ移行さ
せる制御回路とを一体的に構成し集積回路化する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばドルビー
プロロジックサラウンドデコーダのオーディオ信号、左
チャネル、右チャネルの信号レベルのずれの自動補正に
用いて好適な自動バランス回路用半導体装置に関するも
のである。
プロロジックサラウンドデコーダのオーディオ信号、左
チャネル、右チャネルの信号レベルのずれの自動補正に
用いて好適な自動バランス回路用半導体装置に関するも
のである。
【０００２】
【従来の技術】図８は、ドルビープロロジックサラウン
ドデコーダのオーディオ信号、左チャネル（以下、Ｌｃ
ｈという）、右チャネル（以下、Ｒｃｈという）の信号
レベルのずれを自動的に補正する自動バランス回路の構
成を示す回路ブロック図である。図において、１はＬｃ
ｈ入力端子１００へ供給されたＬｃｈ入力（以下、Ｌｃ
ｈＩＮという）を増幅してＬｃｈ出力端子１０２へＬｃ
ｈ出力信号（以下、ＬｃｈＯＵＴという）として出力す
る、例えば制御電圧により利得が制御される第１増幅回
路（以下、第１ＶＣＡという）、２はＲｃｈ入力端子１
０１へ供給されたＲｃｈ入力（以下、ＲｃｈＩＮとい
う）を増幅してＲｃｈ出力端子１０３へＲｃｈ出力信号
（以下、ＲｃｈＯＵＴという）として出力する、例えば
制御電圧により利得が制御される第２増幅回路（以下、
第２ＶＣＡという）、３は第１ＶＣＡ１が出力するＬｃ
ｈＯＵＴと第２ＶＣＡ２が出力するＲｃｈＯＵＴのずれ
を検出し、検出した前記ずれに応じた信号を出力するＬ
／Ｒバランス検出回路、４は自動バランス動作を行うか
行わないかを制御する制御信号をスイッチ回路５の制御
端子へ出力するオートバランスＯＮ／ＯＦＦ切換回路、
５はＬ／Ｒバランス検出回路３が出力した前記信号を端
子Ｂへ出力するかしないかをオートバランスＯＮ／ＯＦ
Ｆ切換回路４が出力した前記制御信号をもとに切り換え
る前記スイッチ回路、１０は抵抗Ｒ１，Ｒ２およびキャ
パシタＣ１からなる時定数回路であり、入力端が前記端
子Ｂへ接続される。Ａは前記時定数回路１０の出力端が
接続される端子である。時定数回路１０は前記端子Ｂと
前記端子Ａとの間に外付けされ、自動バランス動作オン
時のアタックタイムおよび自動バランス動作オフ時のリ
リースタイムを規定する。６は前記外付けされた時定数
回路１０の出力をもとに第１ＶＣＡ１および第２ＶＣＡ
２の利得を制御するＶＣＡ制御回路である。
ドデコーダのオーディオ信号、左チャネル（以下、Ｌｃ
ｈという）、右チャネル（以下、Ｒｃｈという）の信号
レベルのずれを自動的に補正する自動バランス回路の構
成を示す回路ブロック図である。図において、１はＬｃ
ｈ入力端子１００へ供給されたＬｃｈ入力（以下、Ｌｃ
ｈＩＮという）を増幅してＬｃｈ出力端子１０２へＬｃ
ｈ出力信号（以下、ＬｃｈＯＵＴという）として出力す
る、例えば制御電圧により利得が制御される第１増幅回
路（以下、第１ＶＣＡという）、２はＲｃｈ入力端子１
０１へ供給されたＲｃｈ入力（以下、ＲｃｈＩＮとい
う）を増幅してＲｃｈ出力端子１０３へＲｃｈ出力信号
（以下、ＲｃｈＯＵＴという）として出力する、例えば
制御電圧により利得が制御される第２増幅回路（以下、
第２ＶＣＡという）、３は第１ＶＣＡ１が出力するＬｃ
ｈＯＵＴと第２ＶＣＡ２が出力するＲｃｈＯＵＴのずれ
を検出し、検出した前記ずれに応じた信号を出力するＬ
／Ｒバランス検出回路、４は自動バランス動作を行うか
行わないかを制御する制御信号をスイッチ回路５の制御
端子へ出力するオートバランスＯＮ／ＯＦＦ切換回路、
５はＬ／Ｒバランス検出回路３が出力した前記信号を端
子Ｂへ出力するかしないかをオートバランスＯＮ／ＯＦ
Ｆ切換回路４が出力した前記制御信号をもとに切り換え
る前記スイッチ回路、１０は抵抗Ｒ１，Ｒ２およびキャ
パシタＣ１からなる時定数回路であり、入力端が前記端
子Ｂへ接続される。Ａは前記時定数回路１０の出力端が
接続される端子である。時定数回路１０は前記端子Ｂと
前記端子Ａとの間に外付けされ、自動バランス動作オン
時のアタックタイムおよび自動バランス動作オフ時のリ
リースタイムを規定する。６は前記外付けされた時定数
回路１０の出力をもとに第１ＶＣＡ１および第２ＶＣＡ
２の利得を制御するＶＣＡ制御回路である。
【０００３】なお、第１ＶＣＡ１、第２ＶＣＡ２、Ｌ／
Ｒバランス検出回路３、オートバランスＯＮ／ＯＦＦ切
換回路４、スイッチ回路５およびＶＣＡ制御回路６は、
一体的に集積回路化された端子Ａ，端子Ｂを備えた半導
体装置として構成されている。
Ｒバランス検出回路３、オートバランスＯＮ／ＯＦＦ切
換回路４、スイッチ回路５およびＶＣＡ制御回路６は、
一体的に集積回路化された端子Ａ，端子Ｂを備えた半導
体装置として構成されている。
【０００４】次に動作について説明する。第１ＶＣＡ１
から出力されたＬｃｈＯＵＴと第２ＶＣＡ２から出力さ
れたＲｃｈＯＵＴの信号レベルのずれは、Ｌ／Ｒバラン
ス検出回路３により検出され、検出した前記ずれに応じ
たレベルの電圧信号がスイッチ５へ入力される。オート
バランスＯＮ／ＯＦＦ切換回路４は、第１ＶＣＡ１の出
力するＬｃｈＯＵＴと第２ＶＣＡ２の出力するＲｃｈＯ
ＵＴをもとに、自動バランス動作のオン時にはスイッチ
５を閉成し、また自動バランスオフ時にはスイッチ５を
開状態に制御する。自動バランス動作のオン時にはスイ
ッチ５が閉成されるので、端子Ａの電圧はＬ／Ｒバラン
ス検出回路３が出力する電圧信号レベルに向って時定数
Ｒ２・Ｃ１で上昇する。この端子Ａの電位をもとにＶＣ
Ａ制御回路６は第１ＶＣＡ１と第２ＶＣＡ２の利得を制
御する。このとき第１ＶＣＡ１と第２ＶＣＡ２で行われ
る利得制御は互に逆方向の制御である。つまり、第２Ｖ
ＣＡ２から出力されたＲｃｈＯＵＴの信号レベルに対し
第１ＶＣＡ１から出力されたＬｃｈＯＵＴの信号レベル
が大きいときには、第１ＶＣＡ１では利得を小さくする
方向の制御が行われると同時に第２ＶＣＡ２では利得を
大きくする方向の制御が行われる。この結果、最終的に
ＬｃｈＯＵＴの信号レベルとＲｃｈＯＵＴの信号レベル
とが同一になり、バランスが取れている状態になる。
から出力されたＬｃｈＯＵＴと第２ＶＣＡ２から出力さ
れたＲｃｈＯＵＴの信号レベルのずれは、Ｌ／Ｒバラン
ス検出回路３により検出され、検出した前記ずれに応じ
たレベルの電圧信号がスイッチ５へ入力される。オート
バランスＯＮ／ＯＦＦ切換回路４は、第１ＶＣＡ１の出
力するＬｃｈＯＵＴと第２ＶＣＡ２の出力するＲｃｈＯ
ＵＴをもとに、自動バランス動作のオン時にはスイッチ
５を閉成し、また自動バランスオフ時にはスイッチ５を
開状態に制御する。自動バランス動作のオン時にはスイ
ッチ５が閉成されるので、端子Ａの電圧はＬ／Ｒバラン
ス検出回路３が出力する電圧信号レベルに向って時定数
Ｒ２・Ｃ１で上昇する。この端子Ａの電位をもとにＶＣ
Ａ制御回路６は第１ＶＣＡ１と第２ＶＣＡ２の利得を制
御する。このとき第１ＶＣＡ１と第２ＶＣＡ２で行われ
る利得制御は互に逆方向の制御である。つまり、第２Ｖ
ＣＡ２から出力されたＲｃｈＯＵＴの信号レベルに対し
第１ＶＣＡ１から出力されたＬｃｈＯＵＴの信号レベル
が大きいときには、第１ＶＣＡ１では利得を小さくする
方向の制御が行われると同時に第２ＶＣＡ２では利得を
大きくする方向の制御が行われる。この結果、最終的に
ＬｃｈＯＵＴの信号レベルとＲｃｈＯＵＴの信号レベル
とが同一になり、バランスが取れている状態になる。
【０００５】一方、自動バランス動作のオフ時には、オ
ートバランスＯＮ／ＯＦＦ切換回路４から出力された制
御信号によりスイッチ５が開状態に制御されるため、端
子Ａの電位は、抵抗Ｒ１、Ｒ２、キャパシタＣ１により
規定される時定数（Ｒ１＋Ｒ２）・Ｃ１により放電され
最終的にグランドレベルとなり、第１ＶＣＡ１と第２Ｖ
ＣＡ２で設定される利得は同一になり、自動バランス動
作は行われない状態になる。
ートバランスＯＮ／ＯＦＦ切換回路４から出力された制
御信号によりスイッチ５が開状態に制御されるため、端
子Ａの電位は、抵抗Ｒ１、Ｒ２、キャパシタＣ１により
規定される時定数（Ｒ１＋Ｒ２）・Ｃ１により放電され
最終的にグランドレベルとなり、第１ＶＣＡ１と第２Ｖ
ＣＡ２で設定される利得は同一になり、自動バランス動
作は行われない状態になる。
【０００６】なお、以上の説明において、自動バランス
動作のオン時の端子Ａの電位が上昇するキャパシタＣ１
の充電時間をアタックタイム、また自動バランスオフ時
の端子Ａの電位が下降してグランドレベルになるまでの
キャパシタＣ１の電荷放電時間をリリースタイムとい
う。これらは、実使用上それぞれ数秒、十数秒必要であ
り、この時間を得るために、抵抗Ｒ１、Ｒ２、キャパシ
タＣ１からなる時定数回路１０は端子Ａと端子Ｂ間に外
付けにする構成となっている。
動作のオン時の端子Ａの電位が上昇するキャパシタＣ１
の充電時間をアタックタイム、また自動バランスオフ時
の端子Ａの電位が下降してグランドレベルになるまでの
キャパシタＣ１の電荷放電時間をリリースタイムとい
う。これらは、実使用上それぞれ数秒、十数秒必要であ
り、この時間を得るために、抵抗Ｒ１、Ｒ２、キャパシ
タＣ１からなる時定数回路１０は端子Ａと端子Ｂ間に外
付けにする構成となっている。
【０００７】
【発明が解決しようとする課題】従来の自動バランス回
路用半導体装置は以上のように構成されているので、基
板に実装するときには、時定数回路１０も別途、実装す
る必要があり、外来ノイズの影響を受けやすく、また実
装スペースの増大を招き、さらに半導体装置としてピン
数が増加するなどの課題があった。
路用半導体装置は以上のように構成されているので、基
板に実装するときには、時定数回路１０も別途、実装す
る必要があり、外来ノイズの影響を受けやすく、また実
装スペースの増大を招き、さらに半導体装置としてピン
数が増加するなどの課題があった。
【０００８】この発明は、上記のような課題を解決する
ためになされたもので、外付け部品を不要にして外来ノ
イズの影響を抑制し、また、実装スペースの増大を招か
ず、さらにピン数の削減を実現できる自動バランス回路
用半導体装置を得ることを目的とする。
ためになされたもので、外付け部品を不要にして外来ノ
イズの影響を抑制し、また、実装スペースの増大を招か
ず、さらにピン数の削減を実現できる自動バランス回路
用半導体装置を得ることを目的とする。
【０００９】さらに、この発明は、アタックタイムやリ
リースタイムをディジタル的に制御できる自動バランス
回路用半導体装置を得ることを目的とする。
リースタイムをディジタル的に制御できる自動バランス
回路用半導体装置を得ることを目的とする。
【００１０】さらに、この発明は、回路規模を小さくで
きる自動バランス回路用半導体装置を得ることを目的と
する。
きる自動バランス回路用半導体装置を得ることを目的と
する。
【００１１】
【課題を解決するための手段】請求項１記載の発明に係
る自動バランス回路用半導体装置は、所定の特性に従っ
て制御された利得により第１チャネルの信号を増幅し出
力する第１増幅回路と、該第１増幅回路の前記特性に対
し逆の特性に従って制御された利得により第２チャネル
の信号を増幅し出力する第２増幅回路と、前記第１増幅
回路の出力と前記第２増幅回路の出力間のバランスの状
態に応じた制御信号を生成し出力するバランス検出回路
と、該バランス検出回路が出力する前記制御信号をもと
に前記第１増幅回路および前記第２増幅回路の前記各利
得を制御し、当該第１増幅回路の出力と当該第２増幅回
路の出力間のバランスの状態を平衡した状態へ移行させ
るバランス動作を行う制御回路とを一体的に集積回路化
した構成を備えるようにしたものである。
る自動バランス回路用半導体装置は、所定の特性に従っ
て制御された利得により第１チャネルの信号を増幅し出
力する第１増幅回路と、該第１増幅回路の前記特性に対
し逆の特性に従って制御された利得により第２チャネル
の信号を増幅し出力する第２増幅回路と、前記第１増幅
回路の出力と前記第２増幅回路の出力間のバランスの状
態に応じた制御信号を生成し出力するバランス検出回路
と、該バランス検出回路が出力する前記制御信号をもと
に前記第１増幅回路および前記第２増幅回路の前記各利
得を制御し、当該第１増幅回路の出力と当該第２増幅回
路の出力間のバランスの状態を平衡した状態へ移行させ
るバランス動作を行う制御回路とを一体的に集積回路化
した構成を備えるようにしたものである。
【００１２】請求項２記載の発明に係る自動バランス回
路用半導体装置は、バランス検出回路が出力する制御信
号に応じて所定の計数動作を行い、供給された基準信号
を計数することで得られた計数結果をもとに、第１増幅
回路の出力と第２増幅回路の出力間のバランスの状態を
平衡した状態へ移行させるバランス動作を行う制御回路
に設けられた計数回路と、該計数回路へ供給する前記基
準信号を選択する基準信号選択回路と、前記バランス動
作のオン、オフを制御するとともに、制御した前記バラ
ンス動作のオン、オフに応じて前記基準信号選択回路に
おける前記基準信号の選択を制御し、前記バランス動作
がオン、オフされる際の制御時間を変えるバランス動作
切換回路とを備え、これらも含めて一体的に構成し集積
回路化した構成を備えるようにしたものである。
路用半導体装置は、バランス検出回路が出力する制御信
号に応じて所定の計数動作を行い、供給された基準信号
を計数することで得られた計数結果をもとに、第１増幅
回路の出力と第２増幅回路の出力間のバランスの状態を
平衡した状態へ移行させるバランス動作を行う制御回路
に設けられた計数回路と、該計数回路へ供給する前記基
準信号を選択する基準信号選択回路と、前記バランス動
作のオン、オフを制御するとともに、制御した前記バラ
ンス動作のオン、オフに応じて前記基準信号選択回路に
おける前記基準信号の選択を制御し、前記バランス動作
がオン、オフされる際の制御時間を変えるバランス動作
切換回路とを備え、これらも含めて一体的に構成し集積
回路化した構成を備えるようにしたものである。
【００１３】請求項３記載の発明に係る自動バランス回
路用半導体装置は、計数回路の計数結果をデコードする
デコーダと、第１チャネルの信号を第１増幅回路が増幅
し出力する際の所定の特性および利得を前記デコーダの
出力をもとに制御する第１スイッチ回路と、該第１スイ
ッチ回路により制御され、前記第１増幅回路の利得を決
める第１ラダー抵抗回路と、第２チャネルの信号を第２
増幅回路が増幅し出力する際の前記第１増幅回路の特性
とは逆の特性および利得を前記デコーダの出力をもとに
制御する第２スイッチ回路と、該第２スイッチ回路によ
り制御され、前記第２増幅回路の利得を決める第２ラダ
ー抵抗回路とを備え、これらも含めて一体的に構成し集
積回路化した構成を備えるようにしたものである。
路用半導体装置は、計数回路の計数結果をデコードする
デコーダと、第１チャネルの信号を第１増幅回路が増幅
し出力する際の所定の特性および利得を前記デコーダの
出力をもとに制御する第１スイッチ回路と、該第１スイ
ッチ回路により制御され、前記第１増幅回路の利得を決
める第１ラダー抵抗回路と、第２チャネルの信号を第２
増幅回路が増幅し出力する際の前記第１増幅回路の特性
とは逆の特性および利得を前記デコーダの出力をもとに
制御する第２スイッチ回路と、該第２スイッチ回路によ
り制御され、前記第２増幅回路の利得を決める第２ラダ
ー抵抗回路とを備え、これらも含めて一体的に構成し集
積回路化した構成を備えるようにしたものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この実施の形態１の自動バラン
ス回路用半導体装置の構成を示す回路ブロック図であ
る。図において、１はＬｃｈ入力端子１００へ供給され
たＬｃｈＩＮを増幅してＬｃｈ出力端子１０２へＬｃｈ
ＯＵＴを出力する、例えば制御電圧により利得が制御さ
れる第１ＶＣＡ（第１増幅回路）、２はＲｃｈ入力端子
１０１へ供給されたＲｃｈＩＮを増幅してＲｃｈ出力端
子１０３へＲｃｈＯＵＴを出力する、例えば制御電圧に
より利得が制御される第２ＶＣＡ（第２増幅回路）、３
は第１ＶＣＡ１から出力されたＬｃｈＯＵＴと第２ＶＣ
Ａ２から出力されたＲｃｈＯＵＴとのずれを検出し、検
出した前記ずれに応じた信号を出力するＬ／Ｒバランス
検出回路（バランス検出回路）である。このＬ／Ｒバラ
ンス検出回路３は、ＬｃｈＯＵＴの信号レベルがＲｃｈ
ＯＵＴの信号レベルより大きいと＋極性の電圧信号を出
力し、またＲｃｈＯＵＴの信号レベルがＬｃｈＯＵＴの
信号レベルより大きいと−極性の電圧信号を出力する。
説明する。 実施の形態１．図１は、この実施の形態１の自動バラン
ス回路用半導体装置の構成を示す回路ブロック図であ
る。図において、１はＬｃｈ入力端子１００へ供給され
たＬｃｈＩＮを増幅してＬｃｈ出力端子１０２へＬｃｈ
ＯＵＴを出力する、例えば制御電圧により利得が制御さ
れる第１ＶＣＡ（第１増幅回路）、２はＲｃｈ入力端子
１０１へ供給されたＲｃｈＩＮを増幅してＲｃｈ出力端
子１０３へＲｃｈＯＵＴを出力する、例えば制御電圧に
より利得が制御される第２ＶＣＡ（第２増幅回路）、３
は第１ＶＣＡ１から出力されたＬｃｈＯＵＴと第２ＶＣ
Ａ２から出力されたＲｃｈＯＵＴとのずれを検出し、検
出した前記ずれに応じた信号を出力するＬ／Ｒバランス
検出回路（バランス検出回路）である。このＬ／Ｒバラ
ンス検出回路３は、ＬｃｈＯＵＴの信号レベルがＲｃｈ
ＯＵＴの信号レベルより大きいと＋極性の電圧信号を出
力し、またＲｃｈＯＵＴの信号レベルがＬｃｈＯＵＴの
信号レベルより大きいと−極性の電圧信号を出力する。
【００１５】４は自動バランス動作を行うか行わないか
を制御する制御信号を出力するオートバランスＯＮ／Ｏ
ＦＦ切換回路（バランス動作切換回路）、１０はＬ／Ｒ
バランス検出回路３が出力した前記ずれに応じた信号と
オートバランスＯＮ／ＯＦＦ切換回路４が出力した前記
制御信号とをもとに、アップ／ダウンカウンタ（計数回
路，制御回路）１１を制御するカウンタ制御信号を出力
するカウンタ制御回路（制御回路）である。このカウン
タ制御回路１０は、Ｌ／Ｒバランス検出回路３から出力
された前記信号の電圧の極性が＋側のときアップ／ダウ
ンカウンタ１１をＵＰカウンタに、また、−側のときに
はＤＯＷＮカウンタになるように制御する。さらに、基
準信号ＣＬＫ２が供給されるアップ／ダウンカウンタ１
１の内部状態が“０００１”から“０１１１”の間にあ
るときには、アップ／ダウンカウンタ１１をＤＯＷＮカ
ウンタに制御し、また前記内部状態が“１１１１”から
“１０００”の間にあるときにはアップ／ダウンカウン
タ１１をＵＰカウンタに制御する。また、第１ＶＣＡ１
から出力されたＬｃｈＯＵＴと第２ＶＣＡ２から出力さ
れたＲｃｈＯＵＴの差が零になると、アップ／ダウンカ
ウンタ１１の計数動作を停止させる。
を制御する制御信号を出力するオートバランスＯＮ／Ｏ
ＦＦ切換回路（バランス動作切換回路）、１０はＬ／Ｒ
バランス検出回路３が出力した前記ずれに応じた信号と
オートバランスＯＮ／ＯＦＦ切換回路４が出力した前記
制御信号とをもとに、アップ／ダウンカウンタ（計数回
路，制御回路）１１を制御するカウンタ制御信号を出力
するカウンタ制御回路（制御回路）である。このカウン
タ制御回路１０は、Ｌ／Ｒバランス検出回路３から出力
された前記信号の電圧の極性が＋側のときアップ／ダウ
ンカウンタ１１をＵＰカウンタに、また、−側のときに
はＤＯＷＮカウンタになるように制御する。さらに、基
準信号ＣＬＫ２が供給されるアップ／ダウンカウンタ１
１の内部状態が“０００１”から“０１１１”の間にあ
るときには、アップ／ダウンカウンタ１１をＤＯＷＮカ
ウンタに制御し、また前記内部状態が“１１１１”から
“１０００”の間にあるときにはアップ／ダウンカウン
タ１１をＵＰカウンタに制御する。また、第１ＶＣＡ１
から出力されたＬｃｈＯＵＴと第２ＶＣＡ２から出力さ
れたＲｃｈＯＵＴの差が零になると、アップ／ダウンカ
ウンタ１１の計数動作を停止させる。
【００１６】１２は基準信号ＣＬＫ１と基準信号ＣＬＫ
２のいずれか一方をオートバランスＯＮ／ＯＦＦ切換回
路４が出力した前記制御信号をもとに選択するクロック
選択回路（基準信号選択回路）である。なお、基準信号
ＣＬＫ１の繰返し周波数は基準信号ＣＬＫ２の繰返し周
波数より大きい。
２のいずれか一方をオートバランスＯＮ／ＯＦＦ切換回
路４が出力した前記制御信号をもとに選択するクロック
選択回路（基準信号選択回路）である。なお、基準信号
ＣＬＫ１の繰返し周波数は基準信号ＣＬＫ２の繰返し周
波数より大きい。
【００１７】１１は前記クロック選択回路１２により選
択された基準信号と前記カウンタ制御回路１０が出力し
た前記カウンタ制御信号をもとに計数動作を行い、計数
結果を出力する例えば４ビットの前記アップ／ダウンカ
ウンタ、１３はアップ／ダウンカウンタ１１が出力した
前記計数結果をＤ／Ａ変換するＤ・Ａコンバータ（制御
回路）、６はＤ・Ａコンバータ１３から出力されたアナ
ログ信号に変換された前記計数結果をもとに第１ＶＣＡ
１および第２ＶＣＡ２の利得を制御する制御電圧を生成
するＶＣＡ制御回路（制御回路）である。
択された基準信号と前記カウンタ制御回路１０が出力し
た前記カウンタ制御信号をもとに計数動作を行い、計数
結果を出力する例えば４ビットの前記アップ／ダウンカ
ウンタ、１３はアップ／ダウンカウンタ１１が出力した
前記計数結果をＤ／Ａ変換するＤ・Ａコンバータ（制御
回路）、６はＤ・Ａコンバータ１３から出力されたアナ
ログ信号に変換された前記計数結果をもとに第１ＶＣＡ
１および第２ＶＣＡ２の利得を制御する制御電圧を生成
するＶＣＡ制御回路（制御回路）である。
【００１８】なお、第１ＶＣＡ１、第２ＶＣＡ２、Ｌ／
Ｒバランス検出回路３、オートバランスＯＮ／ＯＦＦ切
換回路４、ＶＣＡ制御回路６、カウンタ制御回路１０、
アップ／ダウンカウンタ１１およびクロック選択回路１
２は、一体的に集積回路化された半導体装置として構成
されている。
Ｒバランス検出回路３、オートバランスＯＮ／ＯＦＦ切
換回路４、ＶＣＡ制御回路６、カウンタ制御回路１０、
アップ／ダウンカウンタ１１およびクロック選択回路１
２は、一体的に集積回路化された半導体装置として構成
されている。
【００１９】図３および図４は、アップ／ダウンカウン
タ１１の計数結果に応じてＶＣＡ制御回路６から出力さ
れる制御電圧により制御される前記第１ＶＣＡ１および
前記第２ＶＣＡ２のゲイン特性の一例であり、アップ／
ダウンカウンタ１１の計数結果に応じて第１ＶＣＡ１の
利得は＋８ｄＢから−７ｄＢまで、第２ＶＣＡ２の利得
は＋７ｄＢから−８ｄＢまで１ｄＢステップで設定され
る。なお、この１ｄＢステップで設定される利得範囲を
拡大する場合には、アップ／ダウンカウンタ１１のビッ
ト数を増やせばよい。また、これら第１ＶＣＡ１および
第２ＶＣＡ２のゲイン特性は、アップ／ダウンカウンタ
１１の前記計数結果が“００００”であるときには０ｄ
Ｂであり、第１ＶＣＡ１はＬｃｈＩＮを、第２ＶＣＡ２
はＲｃｈＩＮを増幅することなく出力し、互に逆のゲイ
ン特性を有するようになっている。
タ１１の計数結果に応じてＶＣＡ制御回路６から出力さ
れる制御電圧により制御される前記第１ＶＣＡ１および
前記第２ＶＣＡ２のゲイン特性の一例であり、アップ／
ダウンカウンタ１１の計数結果に応じて第１ＶＣＡ１の
利得は＋８ｄＢから−７ｄＢまで、第２ＶＣＡ２の利得
は＋７ｄＢから−８ｄＢまで１ｄＢステップで設定され
る。なお、この１ｄＢステップで設定される利得範囲を
拡大する場合には、アップ／ダウンカウンタ１１のビッ
ト数を増やせばよい。また、これら第１ＶＣＡ１および
第２ＶＣＡ２のゲイン特性は、アップ／ダウンカウンタ
１１の前記計数結果が“００００”であるときには０ｄ
Ｂであり、第１ＶＣＡ１はＬｃｈＩＮを、第２ＶＣＡ２
はＲｃｈＩＮを増幅することなく出力し、互に逆のゲイ
ン特性を有するようになっている。
【００２０】次に、図２に示すタイミング図を参照して
動作について説明する。先ず、自動バランス動作が行わ
れる場合について説明する。自動バランス動作が行われ
る期間（オートバランスＯＮ期間）では、オートバラン
スＯＮ／ＯＦＦ切換回路４から出力される制御信号によ
りクロック選択回路１２は基準信号ＣＬＫ１を選択す
る。この結果、アップ／ダウンカウンタ１１へは基準信
号ＣＬＫ１が供給される。
動作について説明する。先ず、自動バランス動作が行わ
れる場合について説明する。自動バランス動作が行われ
る期間（オートバランスＯＮ期間）では、オートバラン
スＯＮ／ＯＦＦ切換回路４から出力される制御信号によ
りクロック選択回路１２は基準信号ＣＬＫ１を選択す
る。この結果、アップ／ダウンカウンタ１１へは基準信
号ＣＬＫ１が供給される。
【００２１】いま、アップ／ダウンカウンタ１１の内部
状態が“００００”であり、ＬｃｈＩＮとＲｃｈＩＮの
差が図２の（ａ）に示すように＋８ｄＢの場合を想定す
ると、ＬｃｈＯＵＴ＞ＲｃｈＯＵＴであるからＬ／Ｒバ
ランス検出回路３からは＋極性の電圧信号が出力され
る。この結果、アップ／ダウンカウンタ１１はＵＰカウ
ンタに設定され、基準信号ＣＬＫ１でカウントアップ動
作を行う。このときアップ／ダウンカウンタ１１は“０
０００”から基準信号ＣＬＫ１によりカウントアップ動
作を行う。
状態が“００００”であり、ＬｃｈＩＮとＲｃｈＩＮの
差が図２の（ａ）に示すように＋８ｄＢの場合を想定す
ると、ＬｃｈＯＵＴ＞ＲｃｈＯＵＴであるからＬ／Ｒバ
ランス検出回路３からは＋極性の電圧信号が出力され
る。この結果、アップ／ダウンカウンタ１１はＵＰカウ
ンタに設定され、基準信号ＣＬＫ１でカウントアップ動
作を行う。このときアップ／ダウンカウンタ１１は“０
０００”から基準信号ＣＬＫ１によりカウントアップ動
作を行う。
【００２２】アップ／ダウンカウンタ１１の計数結果
（カウンタ値）が“１”大きくなり“０００１”になる
と、図４に示すように第１ＶＣＡ１のゲインは−１ｄＢ
になる。一方、第２ＶＣＡ２のゲインは＋１ｄＢにな
る。このように、アップ／ダウンカウンタ１１の計数結
果が“１”大きくなる毎に第１ＶＣＡ１のゲインは１ｄ
Ｂ下がり、また第２ＶＣＡ２のゲインは１ｄＢ上がる。
従って、この場合、ＬｃｈＩＮとＲｃｈＩＮの差が＋８
ｄＢであることから、基準信号ＣＬＫ１の８／２カウン
ト目で、第１ＶＣＡ１から出力されたＬｃｈＯＵＴと第
２ＶＣＡ２から出力されたＲｃｈＯＵＴの差は零になり
バランスされ、アップ／ダウンカウンタ１１はバランス
されたときの計数結果を示す内部状態“０１００”で計
数動作を停止する。なお、このバランスが確立された状
態にあるときの第１ＶＣＡ１のゲインは−４ｄＢに設定
され、また第２ＶＣＡ２のゲインは＋４ｄＢに設定され
ている。
（カウンタ値）が“１”大きくなり“０００１”になる
と、図４に示すように第１ＶＣＡ１のゲインは−１ｄＢ
になる。一方、第２ＶＣＡ２のゲインは＋１ｄＢにな
る。このように、アップ／ダウンカウンタ１１の計数結
果が“１”大きくなる毎に第１ＶＣＡ１のゲインは１ｄ
Ｂ下がり、また第２ＶＣＡ２のゲインは１ｄＢ上がる。
従って、この場合、ＬｃｈＩＮとＲｃｈＩＮの差が＋８
ｄＢであることから、基準信号ＣＬＫ１の８／２カウン
ト目で、第１ＶＣＡ１から出力されたＬｃｈＯＵＴと第
２ＶＣＡ２から出力されたＲｃｈＯＵＴの差は零になり
バランスされ、アップ／ダウンカウンタ１１はバランス
されたときの計数結果を示す内部状態“０１００”で計
数動作を停止する。なお、このバランスが確立された状
態にあるときの第１ＶＣＡ１のゲインは−４ｄＢに設定
され、また第２ＶＣＡ２のゲインは＋４ｄＢに設定され
ている。
【００２３】次に、この自動バランス動作が行われてい
る期間中で前記バランス状態が確立しているときに、再
度バランスが崩れてＬｃｈＩＮとＲｃｈＩＮの差が図２
の（ａ）に示すように−１０ｄＢになる場合を想定す
る。このとき、第１ＶＣＡ１のゲインは−４ｄＢに設定
され、また第２ＶＣＡ２のゲインは＋４ｄＢに設定され
ているので、ＬｃｈＯＵＴとＲｃｈＯＵＴの差は−１８
ｄＢになっている。ＬｃｈＯＵＴ＜ＲｃｈＯＵＴである
ことからＬ／Ｒバランス検出回路３からは−極性の電圧
信号が出力される。この結果、アップ／ダウンカウンタ
１１はＤＯＷＮカウンタに設定され、基準信号ＣＬＫ１
でカウントダウン動作を行う。このときアップ／ダウン
カウンタ１１は“０１００”から基準信号ＣＬＫ１によ
りカウントダウン動作を行う。アップ／ダウンカウンタ
１１の計数結果が“１”小さくなり“００１１”になる
と、図４に示すように第１ＶＣＡ１のゲインは−３ｄＢ
になる。一方、第２ＶＣＡ２のゲインは＋３ｄＢにな
る。このように、アップ／ダウンカウンタ１１の計数結
果が“１”小さくなる毎に第１ＶＣＡ１のゲインは１ｄ
Ｂ上がり、また第２ＶＣＡ２のゲインは１ｄＢ下がる。
従って、この場合、基準信号ＣＬＫ１の１８／２カウン
ト目で、ＬｃｈＯＵＴとＲｃｈＯＵＴの差は零になりバ
ランスされ、アップ／ダウンカウンタ１１はバランスさ
れたときの計数結果を示す内部状態“１０１１”で計数
動作を停止する。
る期間中で前記バランス状態が確立しているときに、再
度バランスが崩れてＬｃｈＩＮとＲｃｈＩＮの差が図２
の（ａ）に示すように−１０ｄＢになる場合を想定す
る。このとき、第１ＶＣＡ１のゲインは−４ｄＢに設定
され、また第２ＶＣＡ２のゲインは＋４ｄＢに設定され
ているので、ＬｃｈＯＵＴとＲｃｈＯＵＴの差は−１８
ｄＢになっている。ＬｃｈＯＵＴ＜ＲｃｈＯＵＴである
ことからＬ／Ｒバランス検出回路３からは−極性の電圧
信号が出力される。この結果、アップ／ダウンカウンタ
１１はＤＯＷＮカウンタに設定され、基準信号ＣＬＫ１
でカウントダウン動作を行う。このときアップ／ダウン
カウンタ１１は“０１００”から基準信号ＣＬＫ１によ
りカウントダウン動作を行う。アップ／ダウンカウンタ
１１の計数結果が“１”小さくなり“００１１”になる
と、図４に示すように第１ＶＣＡ１のゲインは−３ｄＢ
になる。一方、第２ＶＣＡ２のゲインは＋３ｄＢにな
る。このように、アップ／ダウンカウンタ１１の計数結
果が“１”小さくなる毎に第１ＶＣＡ１のゲインは１ｄ
Ｂ上がり、また第２ＶＣＡ２のゲインは１ｄＢ下がる。
従って、この場合、基準信号ＣＬＫ１の１８／２カウン
ト目で、ＬｃｈＯＵＴとＲｃｈＯＵＴの差は零になりバ
ランスされ、アップ／ダウンカウンタ１１はバランスさ
れたときの計数結果を示す内部状態“１０１１”で計数
動作を停止する。
【００２４】次に、自動バランス動作が行われない期間
について説明する。前記オートバランスＯＮ期間から自
動バランス動作が行われない期間（オートバランスＯＦ
Ｆ期間）になると、オートバランスＯＮ／ＯＦＦ切換回
路４から出力される制御信号によりクロック選択回路１
２は基準信号ＣＬＫ２を選択する。この結果、アップ／
ダウンカウンタ１１へは基準信号ＣＬＫ２が供給され、
基準信号ＣＬＫ２により計数動作を開始する。この場
合、アップ／ダウンカウンタ１１の内部状態は“１０１
１”にある。アップ／ダウンカウンタ１１は、基準信号
ＣＬＫ２により計数動作を行う場合、内部状態が“１１
１１”から“１０００”の間にあると、カウンタ制御回
路１０から制御されてＵＰカウンタとしてアップカウン
ト動作を行うため、基準信号ＣＬＫ２の計数動作により
その内部状態は、“１０１１”→“１１００”→“１１
０１”→“１１１０”→“１１１１”→“００００”と
変化して、５クロック目で“００００”になり、計数動
作を停止する。
について説明する。前記オートバランスＯＮ期間から自
動バランス動作が行われない期間（オートバランスＯＦ
Ｆ期間）になると、オートバランスＯＮ／ＯＦＦ切換回
路４から出力される制御信号によりクロック選択回路１
２は基準信号ＣＬＫ２を選択する。この結果、アップ／
ダウンカウンタ１１へは基準信号ＣＬＫ２が供給され、
基準信号ＣＬＫ２により計数動作を開始する。この場
合、アップ／ダウンカウンタ１１の内部状態は“１０１
１”にある。アップ／ダウンカウンタ１１は、基準信号
ＣＬＫ２により計数動作を行う場合、内部状態が“１１
１１”から“１０００”の間にあると、カウンタ制御回
路１０から制御されてＵＰカウンタとしてアップカウン
ト動作を行うため、基準信号ＣＬＫ２の計数動作により
その内部状態は、“１０１１”→“１１００”→“１１
０１”→“１１１０”→“１１１１”→“００００”と
変化して、５クロック目で“００００”になり、計数動
作を停止する。
【００２５】このとき、図４に示すように第１ＶＣＡ
１、第２ＶＣＡ２のゲインはどちらも０ｄＢとなる。つ
まり、ＬｃｈＯＵＴ＝ＬｃｈＩＮ、ＲｃｈＯＵＴ＝Ｒｃ
ｈＩＮとなり、ＬｃｈとＲｃｈの信号はバランスされ
ず、そのまま出力されることになる。また、アタックタ
イムは基準信号ＣＬＫ１の周期により設定することが可
能になり、リリースタイムは基準信号ＣＬＫ２の周期に
より設定することが可能になる。
１、第２ＶＣＡ２のゲインはどちらも０ｄＢとなる。つ
まり、ＬｃｈＯＵＴ＝ＬｃｈＩＮ、ＲｃｈＯＵＴ＝Ｒｃ
ｈＩＮとなり、ＬｃｈとＲｃｈの信号はバランスされ
ず、そのまま出力されることになる。また、アタックタ
イムは基準信号ＣＬＫ１の周期により設定することが可
能になり、リリースタイムは基準信号ＣＬＫ２の周期に
より設定することが可能になる。
【００２６】以上のように、この実施の形態１によれ
ば、アタックタイムやリリースタイムをディジタル的に
制御することが可能になり、さらに従来の自動バランス
回路用半導体装置で必要であった外付け部品が不要にな
り、さらにピン数の削減が可能となる。この結果、シス
テムコストの削減、半導体装置としての小型化を実現で
きる自動バランス回路用半導体装置が得られる効果があ
る。
ば、アタックタイムやリリースタイムをディジタル的に
制御することが可能になり、さらに従来の自動バランス
回路用半導体装置で必要であった外付け部品が不要にな
り、さらにピン数の削減が可能となる。この結果、シス
テムコストの削減、半導体装置としての小型化を実現で
きる自動バランス回路用半導体装置が得られる効果があ
る。
【００２７】実施の形態２．図５は、この実施の形態２
の自動バランス回路用半導体装置の構成を示す回路ブロ
ック図である。前記実施の形態１の自動バランス回路用
半導体装置は、アップ／ダウンカウンタ１１の計数結果
をＤ・Ａコンバータ１３によりアナログ信号に変換し、
ＶＣＡ制御回路６を介して第１ＶＣＡ１および第２ＶＣ
Ａ２の利得を調整し、ＬｃｈＩＮとＲｃｈＩＮとのずれ
を調整する自動バランス動作を行うものであったが、こ
の実施の形態２の自動バランス回路用半導体装置は、前
記Ｄ・Ａコンバータ１３を不要にして、アップ／ダウン
カウンタ１１の計数結果をデコードするデコーダと、第
１ＶＣＡ１および第２ＶＣＡ２に代えて前記デコーダの
出力により制御される抵抗ラダー型ボリュームを用い
る。
の自動バランス回路用半導体装置の構成を示す回路ブロ
ック図である。前記実施の形態１の自動バランス回路用
半導体装置は、アップ／ダウンカウンタ１１の計数結果
をＤ・Ａコンバータ１３によりアナログ信号に変換し、
ＶＣＡ制御回路６を介して第１ＶＣＡ１および第２ＶＣ
Ａ２の利得を調整し、ＬｃｈＩＮとＲｃｈＩＮとのずれ
を調整する自動バランス動作を行うものであったが、こ
の実施の形態２の自動バランス回路用半導体装置は、前
記Ｄ・Ａコンバータ１３を不要にして、アップ／ダウン
カウンタ１１の計数結果をデコードするデコーダと、第
１ＶＣＡ１および第２ＶＣＡ２に代えて前記デコーダの
出力により制御される抵抗ラダー型ボリュームを用い
る。
【００２８】図５において図１と同一または相当の部分
については同一の符号を付し説明を省略する。図におい
て、１４はＬｃｈＩＮを増幅して出力する抵抗ラダー回
路を備えた第１抵抗ラダー型ボリューム（第１増幅回
路、第１ラダー抵抗回路、第１スイッチ回路）、１５は
ＲｃｈＩＮを増幅して出力する抵抗ラダー回路を備えた
第２抵抗ラダー型ボリューム（第２増幅回路、第２ラダ
ー抵抗回路、第２スイッチ回路）、１６はアップ／ダウ
ンカウンタ１１が出力する計数結果をデコードするデコ
ーダである。
については同一の符号を付し説明を省略する。図におい
て、１４はＬｃｈＩＮを増幅して出力する抵抗ラダー回
路を備えた第１抵抗ラダー型ボリューム（第１増幅回
路、第１ラダー抵抗回路、第１スイッチ回路）、１５は
ＲｃｈＩＮを増幅して出力する抵抗ラダー回路を備えた
第２抵抗ラダー型ボリューム（第２増幅回路、第２ラダ
ー抵抗回路、第２スイッチ回路）、１６はアップ／ダウ
ンカウンタ１１が出力する計数結果をデコードするデコ
ーダである。
【００２９】図６は、図５に示した自動バランス回路用
半導体装置の第１抵抗ラダー型ボリューム１４および第
２抵抗ラダー型ボリューム１５の構成を示す回路図であ
る。図において、ＲＡはアンプ（第１増幅回路，第２増
幅回路）２１の非反転入力端へ直列に挿入された入力抵
抗、ＲＢはアンプ２１の出力端と反転入力端との間に接
続された帰還抵抗、ｒは抵抗素子であり複数直列に接続
されている。この複数直列に接続されている抵抗ｒから
なる抵抗回路は一端が基準電位に接続されており、他端
はスイッチＳＷＡを介してアンプ２１の非反転入力端と
接続可能であり、またスイッチＳＷＢを介して反転入力
端とも接続可能である。スイッチ（第１スイッチ回路，
第２スイッチ回路）ＳＷＡ，ＳＷＢ，ＳＷ７〜ＳＷ１は
それぞれ制御端子を備えており、これら各制御端子へ供
給されるスイッチ制御信号により導通、非導通の状態が
制御される。前記抵抗回路を構成する各抵抗素子ｒ間の
接続点は、それぞれスイッチＳＷ７〜ＳＷ１により基準
電位と接続可能であり、各抵抗素子ｒとスイッチＳＷ７
〜ＳＷ１によりラダー抵抗回路２２を構成している。
半導体装置の第１抵抗ラダー型ボリューム１４および第
２抵抗ラダー型ボリューム１５の構成を示す回路図であ
る。図において、ＲＡはアンプ（第１増幅回路，第２増
幅回路）２１の非反転入力端へ直列に挿入された入力抵
抗、ＲＢはアンプ２１の出力端と反転入力端との間に接
続された帰還抵抗、ｒは抵抗素子であり複数直列に接続
されている。この複数直列に接続されている抵抗ｒから
なる抵抗回路は一端が基準電位に接続されており、他端
はスイッチＳＷＡを介してアンプ２１の非反転入力端と
接続可能であり、またスイッチＳＷＢを介して反転入力
端とも接続可能である。スイッチ（第１スイッチ回路，
第２スイッチ回路）ＳＷＡ，ＳＷＢ，ＳＷ７〜ＳＷ１は
それぞれ制御端子を備えており、これら各制御端子へ供
給されるスイッチ制御信号により導通、非導通の状態が
制御される。前記抵抗回路を構成する各抵抗素子ｒ間の
接続点は、それぞれスイッチＳＷ７〜ＳＷ１により基準
電位と接続可能であり、各抵抗素子ｒとスイッチＳＷ７
〜ＳＷ１によりラダー抵抗回路２２を構成している。
【００３０】図７は、デコーダ１６の出力により制御さ
れる第２抵抗ラダー型ボリューム１５の各スイッチの導
通、非導通状態の関係を示す説明図であり、“○”は導
通状態へ制御されることを示す。デコーダ１６は図７に
示すようなデコード出力をスイッチ制御信号として第２
抵抗ラダー型ボリューム１５へ供給する。またこれと同
時に、図３に示したように第２抵抗ラダー型ボリューム
１５で得られるゲイン特性とは逆のゲイン特性が得られ
るようなデコード出力をスイッチ制御信号として第１抵
抗ラダー型ボリューム１４の各スイッチへ出力する。
れる第２抵抗ラダー型ボリューム１５の各スイッチの導
通、非導通状態の関係を示す説明図であり、“○”は導
通状態へ制御されることを示す。デコーダ１６は図７に
示すようなデコード出力をスイッチ制御信号として第２
抵抗ラダー型ボリューム１５へ供給する。またこれと同
時に、図３に示したように第２抵抗ラダー型ボリューム
１５で得られるゲイン特性とは逆のゲイン特性が得られ
るようなデコード出力をスイッチ制御信号として第１抵
抗ラダー型ボリューム１４の各スイッチへ出力する。
【００３１】次に動作について、図２を参照して説明す
る。なお、Ｌ／Ｒバランス検出回路３、オートバランス
ＯＮ／ＯＦＦ切換回路４、カウンタ制御回路１０、アッ
プ／ダウンカウンタ１１およびクロック選択回路１２に
おける動作は、前記実施の形態１で説明した動作と同様
であるため、説明を省略する。自動バランス動作が行わ
れている期間において、前記実施の形態１と同様にＬｃ
ｈＩＮとＲｃｈＩＮの差が図２の（ａ）に示すように＋
８ｄＢの場合を想定すると、アップ／ダウンカウンタ１
１は、図２の（ｅ）に示すような計数結果（カウンタ
値）を出力する。アップ／ダウンカウンタ１１から出力
された計数結果はデコーダ１６へ供給されデコードされ
る。デコーダ１６からは前記計数結果に応じた第２抵抗
ラダー型ボリューム１５のボリュームゲインを上げるた
めの各スイッチを閉成するスイッチ制御信号を第２抵抗
ラダー型ボリューム１５へ出力する。また、これと同時
に前記計数結果に応じた第１抵抗ラダー型ボリューム１
４のボリュームゲインを下げるための各スイッチを閉成
するためのスイッチ制御信号を第１抵抗ラダー型ボリュ
ーム１４へ出力する。
る。なお、Ｌ／Ｒバランス検出回路３、オートバランス
ＯＮ／ＯＦＦ切換回路４、カウンタ制御回路１０、アッ
プ／ダウンカウンタ１１およびクロック選択回路１２に
おける動作は、前記実施の形態１で説明した動作と同様
であるため、説明を省略する。自動バランス動作が行わ
れている期間において、前記実施の形態１と同様にＬｃ
ｈＩＮとＲｃｈＩＮの差が図２の（ａ）に示すように＋
８ｄＢの場合を想定すると、アップ／ダウンカウンタ１
１は、図２の（ｅ）に示すような計数結果（カウンタ
値）を出力する。アップ／ダウンカウンタ１１から出力
された計数結果はデコーダ１６へ供給されデコードされ
る。デコーダ１６からは前記計数結果に応じた第２抵抗
ラダー型ボリューム１５のボリュームゲインを上げるた
めの各スイッチを閉成するスイッチ制御信号を第２抵抗
ラダー型ボリューム１５へ出力する。また、これと同時
に前記計数結果に応じた第１抵抗ラダー型ボリューム１
４のボリュームゲインを下げるための各スイッチを閉成
するためのスイッチ制御信号を第１抵抗ラダー型ボリュ
ーム１４へ出力する。
【００３２】ＬｃｈＩＮとＲｃｈＩＮの差が＋８ｄＢで
あるから、デコーダ１６は先ずアップ／ダウンカウンタ
１１から出力された計数結果“０００１”に対する図７
に示すスイッチＳＷＡを閉成するスイッチ制御信号を第
１抵抗ラダー型ボリューム１４へ出力すると同時に、ス
イッチＳＷＢを閉成するスイッチ制御信号を第２抵抗ラ
ダー型ボリューム１５へ出力する。この結果、第１抵抗
ラダー型ボリューム１４では、アンプ２１はボルテージ
フォロワとなり、さらにその出力ＬｃｈＯＵＴはＬｃｈ
ＩＮ・８ｒ／（ＲＡ＋８ｒ）となり、第１抵抗ラダー型
ボリューム１４のボリュームゲインは１ｄＢ落ちる。ま
た、第２抵抗ラダー型ボリューム１５では、アンプ２１
は非反転増幅回路となり、さらにその出力ＲｃｈＯＵＴ
はＲｃｈＩＮ・（ＲＢ＋８ｒ）／８ｒとなり、第２抵抗
ラダー型ボリューム１５のボリュームゲインは１ｄＢ上
がる。このようにして順次、アップ／ダウンカウンタ１
１から出力された計数結果“０００１”→“００１０”
→“００１１”→“０１００”に対し第１抵抗ラダー型
ボリューム１４のボリュームゲインは−１ｄＢずつ落
ち、また第２抵抗ラダー型ボリューム１５のボリューム
ゲインは１ｄＢずつ上がり、ＬｃｈＯＵＴとＲｃｈＯＵ
Ｔとのバランスが確立する。
あるから、デコーダ１６は先ずアップ／ダウンカウンタ
１１から出力された計数結果“０００１”に対する図７
に示すスイッチＳＷＡを閉成するスイッチ制御信号を第
１抵抗ラダー型ボリューム１４へ出力すると同時に、ス
イッチＳＷＢを閉成するスイッチ制御信号を第２抵抗ラ
ダー型ボリューム１５へ出力する。この結果、第１抵抗
ラダー型ボリューム１４では、アンプ２１はボルテージ
フォロワとなり、さらにその出力ＬｃｈＯＵＴはＬｃｈ
ＩＮ・８ｒ／（ＲＡ＋８ｒ）となり、第１抵抗ラダー型
ボリューム１４のボリュームゲインは１ｄＢ落ちる。ま
た、第２抵抗ラダー型ボリューム１５では、アンプ２１
は非反転増幅回路となり、さらにその出力ＲｃｈＯＵＴ
はＲｃｈＩＮ・（ＲＢ＋８ｒ）／８ｒとなり、第２抵抗
ラダー型ボリューム１５のボリュームゲインは１ｄＢ上
がる。このようにして順次、アップ／ダウンカウンタ１
１から出力された計数結果“０００１”→“００１０”
→“００１１”→“０１００”に対し第１抵抗ラダー型
ボリューム１４のボリュームゲインは−１ｄＢずつ落
ち、また第２抵抗ラダー型ボリューム１５のボリューム
ゲインは１ｄＢずつ上がり、ＬｃｈＯＵＴとＲｃｈＯＵ
Ｔとのバランスが確立する。
【００３３】なお、ＬｃｈＩＮとＲｃｈＩＮの差が図２
の（ａ）に示すように−１０ｄＢの場合を想定した場合
についても、上記説明と同様にデコーダ１６により第１
抵抗ラダー型ボリューム１４と第２抵抗ラダー型ボリュ
ーム１５の各スイッチが制御され、ＬｃｈＯＵＴとＲｃ
ｈＯＵＴとのバランスが確立する。このバランスが確立
した状態では、アップ／ダウンカウンタ１１の内部状態
は図２の（ｅ）に示すように“１０１１”にあり、第１
抵抗ラダー型ボリューム１４ではスイッチＳＷＢおよび
スイッチＳＷ４が閉成され、また第２抵抗ラダー型ボリ
ューム１５ではスイッチＳＷＡおよびスイッチＳＷ４が
閉成された状態にある。
の（ａ）に示すように−１０ｄＢの場合を想定した場合
についても、上記説明と同様にデコーダ１６により第１
抵抗ラダー型ボリューム１４と第２抵抗ラダー型ボリュ
ーム１５の各スイッチが制御され、ＬｃｈＯＵＴとＲｃ
ｈＯＵＴとのバランスが確立する。このバランスが確立
した状態では、アップ／ダウンカウンタ１１の内部状態
は図２の（ｅ）に示すように“１０１１”にあり、第１
抵抗ラダー型ボリューム１４ではスイッチＳＷＢおよび
スイッチＳＷ４が閉成され、また第２抵抗ラダー型ボリ
ューム１５ではスイッチＳＷＡおよびスイッチＳＷ４が
閉成された状態にある。
【００３４】次に、自動バランス動作が行われない期間
について説明する。オートバランスＯＮ期間から自動バ
ランス動作が行われない期間（オートバランスＯＦＦ期
間）になると、オートバランスＯＮ／ＯＦＦ切換回路４
から出力される制御信号によりクロック選択回路１２は
基準信号ＣＬＫ２を選択する。この結果、アップ／ダウ
ンカウンタ１１へは基準信号ＣＬＫ２が供給され、基準
信号ＣＬＫ２により計数動作を開始する。この場合、ア
ップ／ダウンカウンタ１１の内部状態は図２の（ｅ）に
示すように“１０１１”であり、第１抵抗ラダー型ボリ
ューム１４ではスイッチＳＷＢおよびスイッチＳＷ４が
閉成され、また第２抵抗ラダー型ボリューム１５ではス
イッチＳＷＡおよびスイッチＳＷ４が閉成された状態に
ある。
について説明する。オートバランスＯＮ期間から自動バ
ランス動作が行われない期間（オートバランスＯＦＦ期
間）になると、オートバランスＯＮ／ＯＦＦ切換回路４
から出力される制御信号によりクロック選択回路１２は
基準信号ＣＬＫ２を選択する。この結果、アップ／ダウ
ンカウンタ１１へは基準信号ＣＬＫ２が供給され、基準
信号ＣＬＫ２により計数動作を開始する。この場合、ア
ップ／ダウンカウンタ１１の内部状態は図２の（ｅ）に
示すように“１０１１”であり、第１抵抗ラダー型ボリ
ューム１４ではスイッチＳＷＢおよびスイッチＳＷ４が
閉成され、また第２抵抗ラダー型ボリューム１５ではス
イッチＳＷＡおよびスイッチＳＷ４が閉成された状態に
ある。
【００３５】アップ／ダウンカウンタ１１は、基準信号
ＣＬＫ２の計数動作によりその内部状態は、“１０１
１”から“１１００”→“１１０１”→“１１１０”→
“１１１１”→“００００”と変化して、５クロック目
で“００００”になり、計数動作を停止する。
ＣＬＫ２の計数動作によりその内部状態は、“１０１
１”から“１１００”→“１１０１”→“１１１０”→
“１１１１”→“００００”と変化して、５クロック目
で“００００”になり、計数動作を停止する。
【００３６】アップ／ダウンカウンタ１１の出力が“１
１００”であるときには、デコーダ１６は先ずアップ／
ダウンカウンタ１１から出力された計数結果“１１０
０”に対する図７に示すスイッチＳＷＢおよびスイッチ
ＳＷ３を閉成するスイッチ制御信号を第１抵抗ラダー型
ボリューム１４へ出力すると同時に、スイッチＳＷＡお
よびスイッチＳＷ３を閉成するスイッチ制御信号を第２
抵抗ラダー型ボリューム１５へ出力する。この結果、第
１抵抗ラダー型ボリューム１４では、非反転増幅器とな
ったアンプ２１の出力ＬｃｈＯＵＴはＬｃｈＩＮ・５ｒ
／（ＲＡ＋５ｒ）となり、第１抵抗ラダー型ボリューム
１４のボリュームゲインは１ｄＢ落ちる。また、第２抵
抗ラダー型ボリューム１５では、アンプ２１はボルテー
ジフォロワとなり、さらにその出力ＲｃｈＯＵＴはＲｃ
ｈＩＮ・５ｒ／（ＲＡ＋５ｒ）となり、第２抵抗ラダー
型ボリューム１５のボリュームゲインは１ｄＢ上がる。
１００”であるときには、デコーダ１６は先ずアップ／
ダウンカウンタ１１から出力された計数結果“１１０
０”に対する図７に示すスイッチＳＷＢおよびスイッチ
ＳＷ３を閉成するスイッチ制御信号を第１抵抗ラダー型
ボリューム１４へ出力すると同時に、スイッチＳＷＡお
よびスイッチＳＷ３を閉成するスイッチ制御信号を第２
抵抗ラダー型ボリューム１５へ出力する。この結果、第
１抵抗ラダー型ボリューム１４では、非反転増幅器とな
ったアンプ２１の出力ＬｃｈＯＵＴはＬｃｈＩＮ・５ｒ
／（ＲＡ＋５ｒ）となり、第１抵抗ラダー型ボリューム
１４のボリュームゲインは１ｄＢ落ちる。また、第２抵
抗ラダー型ボリューム１５では、アンプ２１はボルテー
ジフォロワとなり、さらにその出力ＲｃｈＯＵＴはＲｃ
ｈＩＮ・５ｒ／（ＲＡ＋５ｒ）となり、第２抵抗ラダー
型ボリューム１５のボリュームゲインは１ｄＢ上がる。
【００３７】このように、第１抵抗ラダー型ボリューム
１４のボリュームゲインは１ｄＢずつ下がり、また第２
抵抗ラダー型ボリューム１５のボリュームゲインは１ｄ
Ｂずつ上がり基準信号ＣＬＫ２の５クロック目で第１抵
抗ラダー型ボリューム１４と第２抵抗ラダー型ボリュー
ム１５の各スイッチは非導通状態になって各アンプ２１
はゲイン０ｄＢのボルテージフォロワになり、第１抵抗
ラダー型ボリューム１４と第２抵抗ラダー型ボリューム
１５のボリュームゲインは０ｄＢとなり、ＬｃｈＩＮは
増幅されることなくＬｃｈＯＵＴとして出力され、また
ＲｃｈＩＮは増幅されることなくＲｃｈＯＵＴとして出
力される。
１４のボリュームゲインは１ｄＢずつ下がり、また第２
抵抗ラダー型ボリューム１５のボリュームゲインは１ｄ
Ｂずつ上がり基準信号ＣＬＫ２の５クロック目で第１抵
抗ラダー型ボリューム１４と第２抵抗ラダー型ボリュー
ム１５の各スイッチは非導通状態になって各アンプ２１
はゲイン０ｄＢのボルテージフォロワになり、第１抵抗
ラダー型ボリューム１４と第２抵抗ラダー型ボリューム
１５のボリュームゲインは０ｄＢとなり、ＬｃｈＩＮは
増幅されることなくＬｃｈＯＵＴとして出力され、また
ＲｃｈＩＮは増幅されることなくＲｃｈＯＵＴとして出
力される。
【００３８】以上のように、この実施の形態２では、Ｄ
・Ａコンバータ１３を不要にして、アップ／ダウンカウ
ンタ１１の計数結果をデコードするデコーダ１６と、第
１ＶＣＡ１および第２ＶＣＡ２に代えて前記デコーダ１
６の出力により制御される第１，第２抵抗ラダー型ボリ
ューム１４，１５を用いる構成であるため、回路構成が
簡略化され製造コストの上昇を抑制できる自動バランス
回路用半導体装置が得られる効果がある。
・Ａコンバータ１３を不要にして、アップ／ダウンカウ
ンタ１１の計数結果をデコードするデコーダ１６と、第
１ＶＣＡ１および第２ＶＣＡ２に代えて前記デコーダ１
６の出力により制御される第１，第２抵抗ラダー型ボリ
ューム１４，１５を用いる構成であるため、回路構成が
簡略化され製造コストの上昇を抑制できる自動バランス
回路用半導体装置が得られる効果がある。
【００３９】
【発明の効果】以上のように、請求項１記載の発明によ
れば、第１増幅回路、第２増幅回路、バランス検出回路
および制御回路を一体的に集積回路化した構成にしたの
で、外付け部品を不要にできて外来ノイズの影響を抑制
することが可能となり、また、実装スペースの増大を招
かず、さらにピン数の削減を実現できる効果がある。
れば、第１増幅回路、第２増幅回路、バランス検出回路
および制御回路を一体的に集積回路化した構成にしたの
で、外付け部品を不要にできて外来ノイズの影響を抑制
することが可能となり、また、実装スペースの増大を招
かず、さらにピン数の削減を実現できる効果がある。
【００４０】請求項２記載の発明によれば、バランス検
出回路が出力する制御信号に応じて所定の計数動作を行
い、供給された基準信号を計数することで得られた計数
結果をもとに、第１増幅回路の出力と第２増幅回路の出
力間のバランスの状態を平衡した状態へ移行させるバラ
ンス動作を行う制御回路に設けられた計数回路と、該計
数回路へ供給する前記基準信号を選択する基準信号選択
回路と、前記バランス動作のオン、オフを制御するとと
もに、制御した前記バランス動作のオン、オフに応じて
前記基準信号選択回路における前記基準信号の選択を制
御し、前記バランス動作がオン、オフされる際の制御時
間を変えるバランス動作切換回路とを備えるように構成
したので、アタックタイムやリリースタイムをディジタ
ル的に制御できる効果がある。
出回路が出力する制御信号に応じて所定の計数動作を行
い、供給された基準信号を計数することで得られた計数
結果をもとに、第１増幅回路の出力と第２増幅回路の出
力間のバランスの状態を平衡した状態へ移行させるバラ
ンス動作を行う制御回路に設けられた計数回路と、該計
数回路へ供給する前記基準信号を選択する基準信号選択
回路と、前記バランス動作のオン、オフを制御するとと
もに、制御した前記バランス動作のオン、オフに応じて
前記基準信号選択回路における前記基準信号の選択を制
御し、前記バランス動作がオン、オフされる際の制御時
間を変えるバランス動作切換回路とを備えるように構成
したので、アタックタイムやリリースタイムをディジタ
ル的に制御できる効果がある。
【００４１】請求項３記載の発明によれば、計数回路の
計数結果をデコードするデコーダと、第１チャネルの信
号を第１増幅回路が増幅し出力する際の所定の特性およ
び利得を前記デコーダの出力をもとに制御する第１スイ
ッチ回路と、該第１スイッチ回路により制御され、前記
第１増幅回路の利得を決める第１ラダー抵抗回路と、第
２チャネルの信号を第２増幅回路が増幅し出力する際の
前記第１増幅回路の特性とは逆の特性および利得を前記
デコーダの出力をもとに制御する第２スイッチ回路と、
該第２スイッチ回路により制御され、前記第２増幅回路
の利得を決める第２ラダー抵抗回路とを備えるように構
成したので、前記計数回路の出力をデコードするだけで
前記第１増幅回路および前記第２増幅回路を制御でき、
回路規模を小さくできる効果がある。
計数結果をデコードするデコーダと、第１チャネルの信
号を第１増幅回路が増幅し出力する際の所定の特性およ
び利得を前記デコーダの出力をもとに制御する第１スイ
ッチ回路と、該第１スイッチ回路により制御され、前記
第１増幅回路の利得を決める第１ラダー抵抗回路と、第
２チャネルの信号を第２増幅回路が増幅し出力する際の
前記第１増幅回路の特性とは逆の特性および利得を前記
デコーダの出力をもとに制御する第２スイッチ回路と、
該第２スイッチ回路により制御され、前記第２増幅回路
の利得を決める第２ラダー抵抗回路とを備えるように構
成したので、前記計数回路の出力をデコードするだけで
前記第１増幅回路および前記第２増幅回路を制御でき、
回路規模を小さくできる効果がある。
【図１】 この発明の実施の形態１による自動バランス
回路用半導体装置の構成を示す回路ブロック図である。
回路用半導体装置の構成を示す回路ブロック図である。
【図２】 この発明の実施の形態１による自動バランス
回路用半導体装置の動作を示すタイミング図である。
回路用半導体装置の動作を示すタイミング図である。
【図３】 この発明の実施の形態１による自動バランス
回路用半導体装置のアップ／ダウンカウンタの計数結果
に応じて制御される第１ＶＣＡおよび第２ＶＣＡのゲイ
ン特性の一例を示す説明図である。
回路用半導体装置のアップ／ダウンカウンタの計数結果
に応じて制御される第１ＶＣＡおよび第２ＶＣＡのゲイ
ン特性の一例を示す説明図である。
【図４】 この発明の実施の形態１による自動バランス
回路用半導体装置のアップ／ダウンカウンタの計数結果
に応じて制御される第１ＶＣＡおよび第２ＶＣＡのゲイ
ン特性の一例を示す説明図である。
回路用半導体装置のアップ／ダウンカウンタの計数結果
に応じて制御される第１ＶＣＡおよび第２ＶＣＡのゲイ
ン特性の一例を示す説明図である。
【図５】 この発明の実施の形態２による自動バランス
回路用半導体装置の構成を示す回路ブロック図である。
回路用半導体装置の構成を示す回路ブロック図である。
【図６】 この発明の実施の形態２による自動バランス
回路用半導体装置の第１抵抗ラダー型ボリュームおよび
第２抵抗ラダー型ボリュームの構成を示す回路図であ
る。
回路用半導体装置の第１抵抗ラダー型ボリュームおよび
第２抵抗ラダー型ボリュームの構成を示す回路図であ
る。
【図７】 この発明の実施の形態２による自動バランス
回路用半導体装置のデコーダの出力により制御される第
２抵抗ラダー型ボリュームの各スイッチの導通、非導通
状態の関係を示す説明図である。
回路用半導体装置のデコーダの出力により制御される第
２抵抗ラダー型ボリュームの各スイッチの導通、非導通
状態の関係を示す説明図である。
【図８】 従来の自動バランス回路用半導体装置の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
１ 第１ＶＣＡ（第１増幅回路）、２ 第２ＶＣＡ（第
２増幅回路）、３ Ｌ／Ｒバランス検出回路（バランス
検出回路）、４ オートバランスＯＮ／ＯＦＦ切換回路
（バランス動作切換回路）、６ ＶＣＡ制御回路（制御
回路）、１０カウンタ制御回路（制御回路）、１１ ア
ップ／ダウンカウンタ（計数回路，制御回路）、１２
クロック選択回路（基準信号選択回路）、１３ Ｄ・Ａ
コンバータ（制御回路）、１４ 第１抵抗ラダー型ボリ
ューム（第１増幅回路、第１ラダー抵抗回路、第１スイ
ッチ回路）、１５ 第２抵抗ラダー型ボリューム（第２
増幅回路、第２ラダー抵抗回路、第２スイッチ回路）、
２１ アンプ（第１増幅回路，第２増幅回路）、ＳＷ
Ａ，ＳＷＢ，ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ
５，ＳＷ６，ＳＷ７ スイッチ（第１スイッチ回路、第
２スイッチ回路）。
２増幅回路）、３ Ｌ／Ｒバランス検出回路（バランス
検出回路）、４ オートバランスＯＮ／ＯＦＦ切換回路
（バランス動作切換回路）、６ ＶＣＡ制御回路（制御
回路）、１０カウンタ制御回路（制御回路）、１１ ア
ップ／ダウンカウンタ（計数回路，制御回路）、１２
クロック選択回路（基準信号選択回路）、１３ Ｄ・Ａ
コンバータ（制御回路）、１４ 第１抵抗ラダー型ボリ
ューム（第１増幅回路、第１ラダー抵抗回路、第１スイ
ッチ回路）、１５ 第２抵抗ラダー型ボリューム（第２
増幅回路、第２ラダー抵抗回路、第２スイッチ回路）、
２１ アンプ（第１増幅回路，第２増幅回路）、ＳＷ
Ａ，ＳＷＢ，ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ
５，ＳＷ６，ＳＷ７ スイッチ（第１スイッチ回路、第
２スイッチ回路）。
Claims (3)
- 【請求項１】 一体的に構成され集積回路化された、 所定の特性に従って制御された利得により第１チャネル
の信号を増幅し出力する第１増幅回路と、 該第１増幅回路の前記特性に対し逆の特性に従って制御
された利得により第２チャネルの信号を増幅し出力する
第２増幅回路と、 前記第１増幅回路の出力と前記第２増幅回路の出力間の
バランスの状態に応じた制御信号を生成し出力するバラ
ンス検出回路と、 該バランス検出回路が出力する前記制御信号をもとに前
記第１増幅回路および前記第２増幅回路の前記各利得を
制御し、当該第１増幅回路の出力と当該第２増幅回路の
出力間のバランスの状態を平衡した状態へ移行させるバ
ランス動作を行う制御回路とを備えた自動バランス回路
用半導体装置。 - 【請求項２】 バランス検出回路が出力する制御信号に
応じて所定の計数動作を行い、基準信号を計数すること
で得られた計数結果をもとに、第１増幅回路の出力と第
２増幅回路の出力間のバランスの状態を平衡した状態へ
移行させるバランス動作を行う制御回路に設けられた計
数回路と、 該計数回路へ供給する前記基準信号を選択する基準信号
選択回路と、 前記バランス動作のオン、オフを制御するとともに、制
御した前記バランス動作のオン、オフに応じて前記基準
信号選択回路における前記基準信号の選択を制御し、前
記バランス動作がオン、オフされる際の制御時間を変え
るバランス動作切換回路とを備えていることを特徴とす
る請求項１記載の自動バランス回路用半導体装置。 - 【請求項３】 計数回路の計数結果をデコードするデコ
ーダと、 第１チャネルの信号を第１増幅回路が増幅し出力する際
の所定の特性および利得を前記デコーダの出力をもとに
制御する第１スイッチ回路と、 該第１スイッチ回路により制御され、前記第１増幅回路
の利得を決める第１ラダー抵抗回路と、 第２チャネルの信号を第２増幅回路が増幅し出力する際
の前記第１増幅回路の特性とは逆の特性および利得を前
記デコーダの出力をもとに制御する第２スイッチ回路
と、 該第２スイッチ回路により制御され、前記第２増幅回路
の利得を決める第２ラダー抵抗回路とを備えていること
を特徴とする請求項２記載の自動バランス回路用半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192910A JPH1141700A (ja) | 1997-07-17 | 1997-07-17 | 自動バランス回路用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9192910A JPH1141700A (ja) | 1997-07-17 | 1997-07-17 | 自動バランス回路用半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141700A true JPH1141700A (ja) | 1999-02-12 |
Family
ID=16299022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9192910A Pending JPH1141700A (ja) | 1997-07-17 | 1997-07-17 | 自動バランス回路用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1141700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001860A1 (fr) * | 2000-06-27 | 2002-01-03 | Niigata Seimitsu Co., Ltd. | Circuit integre pour terminal sans fil et recepteur de television dote d'un circuit integre |
| JP2017207042A (ja) * | 2016-05-20 | 2017-11-24 | 富士電機株式会社 | 半導体集積回路 |
-
1997
- 1997-07-17 JP JP9192910A patent/JPH1141700A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001860A1 (fr) * | 2000-06-27 | 2002-01-03 | Niigata Seimitsu Co., Ltd. | Circuit integre pour terminal sans fil et recepteur de television dote d'un circuit integre |
| JP2017207042A (ja) * | 2016-05-20 | 2017-11-24 | 富士電機株式会社 | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060627 |