JPH1140764A

JPH1140764A - 半導体記憶装置及びその製造方法

Info

Publication number: JPH1140764A
Application number: JP9190336A
Authority: JP
Inventors: Kiyoshi Takeuchi; 潔竹内
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-07-16
Filing date: 1997-07-16
Publication date: 1999-02-12

Abstract

(57)【要約】【課題】しきい値ばらつきを小さくすること。【解決手段】半導体基板４の不純物濃度を、実曲線Ｊ
１に示すように半導体基板４の表面付近において半導体
基板４の深い部分よりも低くなるよう構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に関し、特に半導体としてＭＩＳＦＥＴ
（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄ
ｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉ
ｓｔｏｒ）を使用した半導体記憶装置及びその製造方法
に関する。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（以下、ＤＲＡＭ（ランダム・アクセス・メモリ）
ともいう。）は、記憶セルの構成が単純で微細化しやす
いため、大容量メモリとして広く用いられる。

【０００３】図１０は従来の半導体記憶装置の一例の回
路図である。このＤＲＡＭはＭＩＳＦＥＴ１個とコンデ
ンサ１個とから成る、通称１Ｔ１Ｃ型のＤＲＡＭ記憶セ
ルである。

【０００４】このＤＲＡＭ記憶セルは、セル・トランジ
スタ１０１とコンデンサ１０２とが直列に接続され、ト
ランジスタ１０１のコンデンサ１０２と接続されない側
のソース・ドレイン端子がビット線１０３に、トランジ
スタ１０１のゲート電極がワード線１０４に接続され
る。

【０００５】記憶セルは同図の縦横方向に多数、周期的
に配列され、ビット線１０３は縦方向に並ぶ複数の記憶
セルに共通に、ワード線１０４は横方向に並ぶ複数の記
憶セルに共通に接続される。

【０００６】コンデンサ１０２の電圧ＶCAP が基準電圧
（普通は電源電圧の１／２）より大か小かで１と０の情
報を記憶する。プレート電圧ＶPLと基板電圧ＶSUB は通
常全記憶セルに対し同一かつ一定である。

【０００７】

【発明が解決しようとする課題】しかし、ＤＲＡＭを適
切に動作させるためには、セルに用いるＭＩＳＦＥＴ１
０１のしきい値ＶTHが、高すぎず低すぎないある範囲に
収める必要がある。所望の時間（リフレッシュ間隔）の
間コンデンサ１０２に蓄えられた電荷量の放電による喪
失量が十分小さいように、しきい値ＶTHはある下限値よ
り小さくなってはならない。

【０００８】一方、１を書き込む際コンデンサに十分高
い電圧が印加できるように、しきい値ＶTHはある上限値
より大きくなってはならない。なぜなら、コンデンサ１
０２に高電圧を書き込む際、たかだかワード線電圧Ｖwl
からしきい値ＶTHを差し引いた値までしかコンデンサ電
圧ＶCAP を高められないからである（ＶCAP ＝ＶWL−Ｖ
THとなったとき、ＭＩＳＦＥＴ１０１は非導通とな
る）。

【０００９】ＤＲＡＭの微細化の進展に伴い、ＭＩＳＦ
ＥＴのゲート絶縁膜が薄くなり、ゲート絶縁膜を破壊さ
せないようにワード線電圧ＶWLは低下させざるを得ず、
しきい値ＶTHの上限値は小さくなる。一方、しきい値Ｖ
THの下限値は微細化によって減少することはない。この
結果、許されるしきい値ＶTHの範囲は微細化によって狭
まってきている。しきい値ＶTHは温度変化や特性ばらつ
きによって変動する。この変動量が上記許容範囲に収ま
らないなければ、ＤＲＡＭは誤動作を起こす。

【００１０】以上のことから、より大規模なＤＲＡＭを
実現するために、ＭＩＳＦＥＴの特性ばらつき、特にし
きい値ＶTHばらつきを小さくすることが必要となる。し
きい値ＶTHばらつきのうち、製造プロセスの場所的不均
一により発生するものは、プロセスの均一性を向上する
ことで改善できる。しかし、それ以外に、トランジスタ
のチャネルとなる基板内に導入された、不純物のミクロ
なゆらぎにより生ずるしきい値ＶTHばらつきが存在す
る。

【００１１】すなわち、微細なＭＩＳＦＥＴのチャネル
領域（厳密にはチャネル下の空乏層領域）に存在する不
純物の数は、幅と長さが０．１μｍのＭＩＳＦＥＴを想
定すると、例えば平均して３００個に過ぎない。１個１
個の不純物の配置はイオン注入や拡散により導入されて
いるためランダムであり、その平均的濃度が確定してい
るだけである。このため個々のＭＩＳＦＥＴ内の不純物
数は、３２０個であったり、２８０個であったりし得
る。このような不純物配置のランダムさによるしきい値
ＶTHばらつきは、プロセスの改善を十分行っても取り除
くことはできず、ＭＩＳＦＥＴの微細化にともなって大
きくなる。

【００１２】上記不純物ゆらぎによるしきい値ＶTHばら
つきの影響は、特に大規模ＤＲＡＭにおけるメモリ・セ
ル・トランジスタにおいて深刻である。ＤＲＡＭセル・
トランジスタにおいては、チャネル長、チャネル幅とも
にぎりぎりまで（加工可能な最小寸法まで）微細化する
必要がある。また、電荷保持のためにしきい値ＶTHを比
較的高く（典型的には１Ｖ程度）設定することから、基
板不純物濃度を高める必要がある。

【００１３】これら２点は、後に示す数１と数２によ
り、ともに不純物ゆらぎを増大させる要因である。加え
てＤＲＡＭにおいては極めて多数の記憶セル間でしきい
値ＶTHが均一であることが要求される。許容されるしき
い値の平均からのずれをＤ、しきい値の標準偏差をΔＶ
THとしたとき、１個のトランジスタについてしきい値Ｖ
THが許容範囲に入る確率を十分高めるには概ねΔＶTH＜
Ｄであればよい。

【００１４】しかし、例えば２５６Ｍ個のトランジスタ
すべてが許容範囲に入る確率を十分高めるには、概ねΔ
ＶTH＜Ｄ／６が必要となり、ばらつきを厳しく抑える必
要がある。従って、しきい値ばらつきを小さくすること
が困難であった。

【００１５】又、この種の技術が特開昭５９−１５２６
６０号公報、特開昭６２−２１３２７３号公報、特開昭
６２−２２４０６６号公報、特開昭６３−２３９８６１
号公報及び特開平１−１６００４７号公報等に開示され
ているが、しきい値ばらつきを小さくすることに関して
は開示されていない。

【００１６】そこで本発明の目的は、しきい値ばらつき
を小さくすることができる半導体記憶装置及びその製造
方法を提供することにある。

【００１７】

【課題を解決するための手段】前記課題を解決するため
に本発明は、容量素子と絶縁ゲート型電界効果トランジ
スタとにより記憶セルが構成される半導体記憶装置であ
って、その半導体記憶装置を前記絶縁ゲート型電界効果
トランジスタのチャネル領域における基板不純物濃度の
深さ方向分布が、基板表面において、反転層直下に形成
される空乏層の下端においてよりも低くなるよう構成し
たことを特徴とする。

【００１８】本発明による他の発明は、半導体記憶装置
の製造方法であって、その製造方法を素子分離絶縁膜を
形成する第１の工程と、その後半導体基板上に選択的に
所定の不純物濃度の半導体をエピタキシャル成長させる
第２の工程を少なくとも１回有するよう構成したことを
特徴とする。

【００１９】本発明によれば、基板不純物濃度の深さ方
向分布が、基板表面において、反転層直下に形成される
空乏層の下端においてよりも低くなるよう構成すること
により、しきい値ばらつきを小さくすることができる。

【００２０】本発明による他の発明によれば、素子分離
絶縁膜を形成する第１の工程と、その後半導体基板上に
選択的に所定の不純物濃度の半導体をエピタキシャル成
長させる第２の工程を少なくとも１回行うことにより、
しきい値ばらつきを小さくすることができる。

【００２１】

【発明の実施の形態】まず、以後の説明にて必要な空乏
層、反転層、フラットバンド電圧等について簡単に説明
する。図１４〜１６は半導体基板の深さとエネルギとの
関係を示す特性図（バンド図）である。

【００２２】図１４〜１６において、横方向は深さ、縦
方向はエネルギを示す。又、ＥＣ以上は可動電子、ＥＶ
以下は可動正孔が存在し得る領域で、前者を伝導体、後
者を荷電子帯と称する。

【００２３】帯＝バンドとは、電子や正孔が存在できる
エネルギの範囲をいう。ＥＣとＥＶとの間はどちらも存
在しないバンドギャップ（禁制帯）と称する。

【００２４】ゲートの電圧に応じて半導体内の電位が曲
がるため、バンドもつられて曲がることになる。ある電
圧をゲートに掛けると、図１６に示すようにバンドが平
らな（フラットバンド）状態となる。このとき、ゲード
にかける電圧をフラットバンド電圧と称し、これはゲー
トと半導体の材料により決定される。

【００２５】ｐ型基板（ｎチャネルＭＩＳＦＥＴに対
応）のバンドを曲げていくと、まず図１４に示すように
バンドの曲がりがある領域で基板の正孔が表面から追い
出される。この領域を空乏層と称する。

【００２６】さらに、バンドを曲げて、ＥＣが基板表面
でフェルミレベルＥＦに接近すると、表面に急激に多数
の電子が発生する。これを反転と称し、表面の電子の層
を反転層と称する。

【００２７】一旦反転が起きると、ゲート電圧をさらに
かけても空乏層の幅はほぼ一定となる。この状態の空乏
層の幅を本発明ではＷDEP と称する。

【００２８】なお、反転層の厚さは非常に薄く、事実上
厚さはないとみなしている。すなわち、ＷDEP は基板表
面から空乏層端までを表している。

【００２９】ΨS は図１５に示すように、反転時におけ
る空乏層の端と端での電位差を表すが、「反転時」の定
義はあいまいである。これは電子の発生量はゲート電圧
の連続関数（ＥＣがＥＦに近づくにつれて指数関数的に
増える）であるためである。

【００３０】基板の深いところでのＥＦ・ＥＶ間の電位
差と基板の表面でのＥＣ・ＥＦ間の電位差とが等しくな
ったところと定義するのがよく用いられる「反転」の定
義であるが、逆にΨS によって反転が定義されると見る
こともできる。とにかく、反転は基板表面のＥＣがＥＦ
に接近すると発生する。

【００３１】なお、ＷDEP はソースと基板との間の電圧
で変化する。

【００３２】次に、本発明の根拠となる数式等について
説明する。本発明は、チャネル領域における基板不純物
濃度とその深さ分布が、不純物のミクロなゆらぎによる
しきい値ばらつきにいかなる影響を与えるかという知見
を応用したものである。

【００３３】図１３はセル・トランジスタ（ＭＩＳＦＥ
Ｔ）の基本構成を示す断面図である。セル・トランジス
タは、ゲート１と、ゲート絶縁膜２と、ソース・ドレイ
ン拡散層３と、空乏層３２と、反転層３１と、これら反
転層３１、ソース・ドレイン拡散層３、空乏層３２とが
形成される基板５とからなる。

【００３４】即ち、反転層（チャネル領域）３１とは、
図１３においてゲート電極１直下であって、両側のソー
ス・ドレイン拡散層３で挟まれた半導体領域を表す。

【００３５】ＷDEP は前述したように基板５の表面から
空乏層３２の端部までの深さを表している。

【００３６】理論的および実験的検討により、上記しき
い値ばらつきが以下の２式によって記述されることを発
見した。

【００３７】

【数１】

【００３８】

【数２】ここで、ΔＶTHはしきい値の標準偏差、ｑは電荷素量、
ＣOXはゲート絶縁膜容量（単位面積あたり）、ＷDEP は
ＭＩＳＦＥＴが反転したときの反転層下の空乏層の深
さ、Ｋは一辺ＷDEP の正方形を単位としたチャネルの面
積、ＮSUS （ｘ）はチャネル領域における基板不純物濃
度（深さの関数）、ｘは基板表面を原点とした深さ方向
の位置座標、である。

【００３９】特に、基板濃度が深さ方向に一定の場合を
考えるとＮEFF ＝ＮSUB であり、また数１よりしきい値ばらつきの標準偏差は基
板濃度が大きいほど増す。ＮEEF はしきい値ばらつきに
関して実効的な基板濃度を与え、以後これを実効基板濃
度と呼ぶ。ＮEEF はしきい値ばらつきの指標であり、こ
れが大きいほどしきい値ばらつきが増加する。なお、数
１、数２におけるＷDEP は、公知の以下の２式を連立す
ることにより決定される。

【００４０】

【数３】

【００４１】

【数４】ここで、Ｅ（ｘ）は半導体中の深さ方向の電界、εS は
半導体基板の誘電率、ΨS は反転時のバンドの曲がり
（シリコンの場合約１Ｖ)、ＶBSはソースを基準とした基
板の電位（基板バイアス）である。

【００４２】ある微小領域内の不純物の平均数をｎ（ｎ
は正の整数）とすると、同領域内の不純物数は２項分布
に従い、その標準偏差はｎの平方根で与えられ、ｎが大
きいほど大きい。

【００４３】一方、ある数の不純物ゆらぎがもたらすし
きい値のずれは、微小領域の基板表面からの距離に依存
する。基板表面から離れるほど（ｘが大なほど）不純物
数ゆらぎのしきい値への影響は小さくなり、ｘ＝ＷDEP
に至ると影響がなくなる。

【００４４】数１、数２はこれらの現象を定量的に表す
ものである。数１、数２より一般に不純物濃度を減らす
ほどばらつきは小さくなる。また、基板表面に近い不純
物を減らすほうが、深い部分の不純物を減らすよりも、
ばらつきを小さくする効果が大きい。

【００４５】このような不純物濃度やその深さ分布を変
えることによるばらつき低減の効果は、実効基板濃度が
どれだけ小さくなるかによって定量的に記述できる。

【００４６】本発明の本質は、望ましいＭＩＳＦＥＴ特
性を維持しつつ、実効基板濃度を下げることによりしき
い値ばらつきを減少させることにある。ここでＤＲＡＭ
セル・トランジスタにおいて維持すべき重要なＭＩＳＦ
ＥＴ特性は、短チャネル効果の抑制と十分高いＶTHの確
保である。

【００４７】短チャネル効果とは、ソースとドレインか
ら横方向に伸びた空乏層が互いに重なり合うために、ソ
ース・ドレイン間の電流遮断が不十分となったり、チャ
ネル長のわずかな変動によって特性が大きく変動する現
象であって、集積回路の安定した製造を可能にするため
には十分抑制されなければならない。

【００４８】ＭＩＳＦＥＴの基板表面に低不純物濃度層
を設けると、数２より効果的に実効基板濃度を下げるこ
とができる一方、低不純物濃度層より深い部分の濃度が
高く保たれることによりソース・ドレインからの空乏層
の伸びが抑えられ、短チャネル効果の劣化は防止され
る。

【００４９】ただし単に基板表面濃度を下げただけでは
ＶTHが低下する。すでに述べたように、電荷を十分長時
間保持できるように、ＶTHはある程度高くする必要があ
る。

【００５０】ＶTH低下を防ぐ第１の方法は、前述したよ
うに低不純物濃度層の直下で不純物濃度を高めることで
ある。深い部分での濃度増加は、数２より実効基板濃度
をあまり増加させないから、ＶTHばらつきを抑えながら
ＶTHを所望の値まで高められる。

【００５１】ＶTH低下を防ぐ第２の方法は、ゲート電極
の仕事関数を調節してＶTHを高めることである。ＶTH低
下を防ぐ第１の方法には、基板効果を増加させるという
望ましくない副作用がある。これを防ぐには、濃度分布
が表面から順に低濃度、高濃度、低濃度、となるように
する。これにより、基板逆バイアスが増加したとき空乏
層が深い低濃度部分に広がるようになり、基板効果が抑
えられる。なお、短チャネル効果の劣化を許容すれば、
単純に基板濃度を低下させ、ＶTH低下を防ぐ第２の方法
と組み合わせることが有効となる。

【００５２】次に、本発明の理解を容易とするため、図
１０の従来の半導体記憶装置の一例の動作について念の
為説明しておく。

【００５３】このＤＲＡＭセルは、１個のコンデンサ１
０２と１個のＭＩＳＦＥＴ（セル・トランジスタ）１０
１とからなり、コンデンサの電圧ＶCAP の高低を１と０
に対応させることで情報を記憶する。

【００５４】ＭＩＳＦＥＴとしてはｎチャネル型素子を
用いることが一般的なので、以後特に断らない限り、電
圧の極性はセル・トランジスタ１０１がｎチャネル型素
子である場合について説明する。セル・トランジスタと
してｐチャネル型素子を用いても良いが、その場合は以
後の記述で電圧の正負を適宜読み替えれば良く、この読
み替えは当該分野の通常の知識を有する者にとっては容
易である。

【００５５】情報の書き込みは、ビット線電圧ＶBLを所
定の値（例えば、書き込む情報が０なら０Ｖ、１なら
２．５Ｖ）とし、ワード線電圧ＶWLを高電位（例えば
３．５Ｖ）としてＭＩＳＦＥＴを導通させることで行
う。読み出しはビット線１０３を浮遊状態とした後、Ｖ
WLを高電位としてＭＩＳＦＥＴ１０１を導通させ、コン
デンサ１０２から流出した電荷量に応じて起こるＶBLの
微小変動をビット線１０３に接続されたセンスアンプで
増幅することで行う。増幅された電圧は直ちにＶBLに印
加され、結果としてコンデンサ１０２には読み出された
データに応じた電圧が書き戻される（リフレッシュ）。
コンデンサ１０２からはリークにより電荷が徐々に失わ
れるが、定期的に読みだしを行うことで書き戻しが行わ
れ、情報が保持される。

【００５６】図１０の回路の実際の構造として４Ｍビッ
ト以上のＤＲＡＭでは、大きく分けてコンデンサを基板
の上方に形成する構造と、基板の内部に埋め込むように
形成する構造とが用いられる。典型的な記憶セルの構造
例を図１１と図１２に示す。

【００５７】図１１においては、コンデンサ１０２は容
量電極１２Ａ、容量絶縁膜１３Ａ、プレート電極１４Ａ
によって、基板上方に形成されている。図１２において
は、コンデンサ１０２は容量電極１２Ｂ、容量絶縁膜１
３Ｂ、埋め込みプレート電極１４によって、基板に埋設
されるように形成されている。

【００５８】なお、図１１，１２において、１はゲート
電極、２はゲート絶縁膜、３はソース・ドレイン拡散
膜、４は半導体基板、５は素子分離絶縁体、６は素子分
離絶縁体の境界、１１はビット線、１２は容量電極、１
３は容量絶縁膜、１４はプレート電極、２１はビット線
接続部、２２は容量接続部を示す。

【００５９】いずれの場合であっても、そこに用いられ
るＭＩＳＦＥＴは図１３に示す基本構造を有する。本発
明の特徴はこのＭＩＳＦＥＴの構造にあって、それが属
する記憶セルの構造は図１１あるいは図１２に限らず、
いかなる構造であっても構わない。本発明におけるＭＩ
ＳＦＥＴの構造上の特徴は、図１３の一点鎖線Ｈに沿っ
た不純物分布とゲートの材料とにある。

【００６０】なお、同図において図１１及び図１２と同
様の構成部分については同一番号を付し、その説明を省
略する。又、３１は反転層、３２は空乏層、ＷDEP は基
板４の表面から空乏層３２の端部までの距離である。

【００６１】ここで、以下の記述に必要となる事項につ
いて追加の説明を行う。しきい値電圧ＶTH数３、数４と
組み合わせて

【００６２】

【数５】で決定される。ここで，ＶFBはフラットバンド電圧であ
る。数３，４，５より、ＶTHは基板・ソース間バイアス
ＶBSの関数である。ＶBSと図１０におけるＶSUBとは一
般に同一ではない。ＤＲＡＭ動作時には、セル・トラン
ジスタの２つのソース・ドレイン拡散層３の電位はどち
らも所定の低電位（ＶLO）から高電位（ＶHI）との間で
変化する（通常はＶLOをゼロ電位と定義することが一般
的であり、本明細書ではＶLOをゼロ電位と呼ぶ）。

【００６３】上記２つの拡散層のうちいずれがソースで
あるかは固定的ではなく、両者の電位の相対的高低によ
り決まり、ｎチャネル型素子であれば電位が低いほうが
ソースとなる。例えば、図１０においてＶBLを高電位と
してＶCAP を高電位に充電しつつあるとき、ＶCAP 側が
ソースである。

【００６４】このとき基板・ソース間バイアスＶBSはＶ
SUB −ＶCAP に等しい。このようにソースの電位が固定
されていないため、動作中のセル・トランジスタのＶTH
は変動する。ＶTHが最も低くなるのは、ソース・ドレイ
ン拡散層３の両方がゼロ電位の状態（このときＶBS＝Ｖ
SUB ）であって、本明細書ではこの状態を基準状態と呼
ぶ。

【００６５】なお、ＤＲＡＭのセル・トランジスタにお
いては、使用時に負の（例えば−１Ｖ）の基板電圧ＶSU
B を印加することが多く、ＶSUB としては所定のバイア
スが印加されているものとする。一般の動作時には、上
記基準状態よりも大きな負の基板バイアス（最大の場合
ＶBS＝ＶSUB −ＶHI）が内部的に印加される。通常、設
計上のしきい値は上記基準状態において定義されるの
で、以後特に断らない場合、しきい値とは基準状態での
値を指すものとする。

【００６６】図１は、本発明による第１の実施形態を説
明するための不純物濃度対深さ特性図である。同図にお
いて実曲線Ｊ１は、本発明による、図１３の一点鎖線Ｈ
に沿った不純物分布を模式的に示すものである。仮に図
１の破線で示す一様な不純物分布Ｊ２により、ゲート絶
縁膜厚さとゲートの材質が同一として、所望のしきい値
が実現されていると仮定する。

【００６７】このとき、実線Ｊ１ような分布によって
も、所望のしきい値を得ることができる。ここでＷ１は
基準状態において反転層３１を形成したときのチャネル
下の空乏層３２幅（ＶBS＝ＶSUB として数３，４より決
定されるＷDEP に等しい）であり、表面から深さＷ１の
範囲において、基板表面においては実線の分布Ｊ１が破
線Ｊ２を下回り、深い部分では逆に実線Ｊ１が破線Ｊ２
を上回る分布としている。

【００６８】表面近傍での濃度が低い結果、しきい値ば
らつきは破線Ｊ２の分布の場合よりも減少する。しか
し、深さＷ１の範囲内の深い部分での濃度が高いため、
しきい値は破線Ｊ２の場合と同じに設定される。さらに
この深い部分での濃度が高いため、ソース・ドレインか
らの空乏層３２の横方向の広がりが抑えられ、短チャネ
ル効果は破線Ｊ２の場合よりも改善される。

【００６９】このように基準状態における基板表面の空
乏層幅Ｗ１の範囲において、不純物濃度が表面側で低
く、内部側で高い分布とすることで、短チャネル効果を
劣化させず、しきい値を変化させず、しきい値ばらつき
のみを低減することができる。

【００７０】図２は、本発明による第２の実施形態を説
明するための不純物濃度対深さ特性図である。図２にお
いて実線Ｊ３の曲線は、本発明による、図１３の一点鎖
線Ｈに沿った不純物分布を模式的に示すものである。仮
に図２の破線Ｊ２で示す一様な不純物分布により、ゲー
ト絶縁膜厚さとゲートの材質が同一として、所望のしき
い値が実現されていると仮定する。

【００７１】表面近傍での濃度が低い結果、しきい値ば
らつきは破線Ｊ２の分布の場合よりも減少する。さらに
深い部分での濃度が高いため、ソース・ドレインからの
空乏層の横方向の広がりが抑えられ、短チャネル効果は
破線Ｊ２の場合と同等に抑えられる。

【００７２】しかし表面不純物濃度を下げた結果とし
て、しきい値は所望の値よりも下がってしまう。この場
合は、ゲート電極の材料を変更することでしきい値を高
め、所望のしきい値を得るようにする。これは数５にお
いてＶFBを変化させることに相当する。ＶFBは概ね、ｎ
チャネルＭＩＳＦＥＴについてはゲート材料の仕事関数
から半導体基板の仕事関数を差し引いたもの、ｐチャネ
ルＭＩＳＦＥＴではそれに半導体基板の禁制帯幅を加算
した値となる。

【００７３】仕事関数は種々の材料について詳しく調べ
られており、その結果は例えば、Ｓ．Ｍ．Ｓｚｅ著 ”
ＰｈｙｓｉｃｓｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒ
Ｄｅｖｉｃｅｓ，２ｎｄｅｄｉｔｉｏｎ１９８１
“ ＪｏｈｎＷｉｌｅｙａｎｄｓｏｎｓ，Ｎｅ
ｗＹｏｒｋ刊の２５０頁に記載されている。

【００７４】通常ｎチャネル型のＤＲＡＭセル・トラン
ジスタにおいては、ｎ型ポリシリコンをゲート材料とし
て用いている（ｎ型ポリシリコンに金属など低抵抗層を
積層する場合もある）。これをｐ型ポリシリコンに変更
することで、約１Ｖしきい値を高めることが可能であ
る。また、タングステンなど多くの金属材料に変更する
ことで、約０．５Ｖしきい値を高めることが可能であ
る。ｐチャネル型のＤＲＡＭセル・トランジスタにおい
ても、ゲート材料をｐ型ポリシリコンからｎ型ポリシリ
コンやタングステンなどの金属に変更することで、同様
の効果を得ることができる。

【００７５】ゲート材料に応じて不純物分布を調整すれ
ば、しきい値を詳細に制御することができる。本実施形
態においてはしきい値は不純物分布とゲート材料の２要
素によって制御されることから、基板内部側の不純物濃
度が表面に比べて高くなる位置がＷ１より浅いことは、
しきい値制御の観点から必ずしも必要ではない。

【００７６】しかし、短チャネル効果を十分抑制するた
めには、第１の実施形態と同様、基準状態における基板
表面の空乏層幅Ｗ１の範囲内において、不純物濃度が表
面側で低く、内部側で高い分布とするほうが望ましい。

【００７７】このように、不純物濃度が表面側で低く、
内部側で高い分布とし、かつゲートとしてしきい値を高
める方向の材料を用いることで、短チャネル効果を劣化
させず、しきい値を変化させず、しきい値ばらつきのみ
を低減することができる。

【００７８】図３は、第１の実施形態にさらに改良を加
えた第３の実施形態を説明するための不純物濃度対深さ
特性図である。第１の実施形態においては、基板表面付
近で不純物濃度を下げたことにより生ずるしきい値の低
下を、基板内部での不純物濃度を高めることで補償して
いた。

【００７９】この場合、トランジスタの基板効果が増加
するという望ましくない効果が生ずる。すでに述べたよ
うに、ＤＲＡＭセル・トランジスタにおいては動作時に
内部的基板バイアスが印加される。特にコンデンサに高
レベルＶHIを書き込もうとすると、最大で｜ＶBS｜＝｜
ＶSUB −ＶHI｜の基板逆バイアスが印加される（ＶSUB
＜０）。

【００８０】基板効果が大きくなると、この時点でのし
きい値ＶTHが高まる。ＶCAP はたかだかＶBL＝ＶTHまで
しか上がらないから、ＶTHが大きくなるとコンデンサに
十分高い電圧を書き込めなくなる。この問題を解決する
には、図３のように、不純物濃度を表面から深さＷ２の
範囲で極大を持つように設定すればよい。

【００８１】ここでＷ２とは、内部的な基板バイアスが
最大となったときの空乏層３２の幅であって、Ｗ２＞Ｗ
１である。最表面の低濃度領域から隣接する高濃度領域
に至る濃度分布の設定方法は、第１の実施形態と同様で
ある。

【００８２】図３と同様の不純物分布を第２の実施形態
に適用することも、基板効果をさらに減少できることか
ら、望ましいことである。これが本発明による第４の実
施形態である。

【００８３】すなわち不純物濃度を表面から深さＷ２の
範囲で極大を持つように設定する。ここでＷ２とは、内
部的な基板バイアスが最大となったときの空乏層の幅で
あって、Ｗ２＞Ｗ１である。最表面の低濃度領域から隣
接する高濃度領域に至る濃度分布の設定方法、ゲート材
料の設定方法は、第２の実施形態と同様である。

【００８４】本発明による第５の実施の形態は、第２の
実施形態において用いたゲート材料の変更を単独で用い
るものである。

【００８５】すなわち、基板不純物濃度の深さ方向分布
については、一様または表面側で高いが、その濃度を全
体的に低下させることにより、しきい値ばらつきを抑制
する。これによりしきい値が低下するが、これを第２の
実施形態と同様に、ゲート材料を変更することにより補
正する。

【００８６】本方法によっては、基板濃度が全体的に下
がり、ソース・ドレインからの空乏層の伸びが増すた
め、トランジスタの短チャネル効果の劣化が起こる。こ
のためトランジスタの寸法を若干大きくする必要があ
る。

【００８７】次に、すでに述べた第１から第５の実施形
態について、いかにして上述した効果が得られるかをさ
らに詳細に説明する。具体的な結果を示すため、不純物
分布として図４に示す階段分布を仮定して計算を行う。

【００８８】すなわち、不純物濃度が基板表面で小さ
く、深いところで大きくなる分布を、ｘ＝０からｄまで
はＮ（ｘ）＝Ｎ１、ｘ＞ｄでＮ（ｘ）＝Ｎ２である階段
状分布で近似する。

【００８９】図５に、図４の分布を仮定して、数２〜５
により計算したしきい値電圧と実効基板濃度との関係を
示す。ただし、Ｎ１とＮ２とを固定し、濃度が変化する
境界の深さｄをパラメータとして変化させ、ゲート材料
がｎ型ポリシリコンのｎチャネル型トランジスタを想定
している。

【００９０】Ｎ１＝１×１０¹⁶cm^-2、ゲート酸化膜厚
（ｔｏｘ）は６ｎｍとし、Ｎ２について１×１０¹⁷ｃｍ
^-2，１×１０¹⁸ｃｍ^-2，１×１０¹⁹ｃｍ^-2の３つの場合
について示した。

【００９１】同図中の３本の実曲線Ｐ２〜Ｐ４は、左か
ら順にＮ２が上記濃度の場合と対応する。あるＮ１とＮ
２の組に対するこのような曲線は、ｄを変化させること
により実現可能な、しきい値と実効基板濃度の値の組み
合わせの軌跡を示す。

【００９２】破線Ｐ１はｄ＝０（すなわちＮ（ｘ）＝Ｎ
２で一定）とし、Ｎ２を連続的に変化させたときの結果
である（一様分布に対応）。この場合は実効基板濃度が
実際の基板濃度と一致するから、縦軸はＮ２に等しく、
しきい値はほぼＮ２の平方根に比例する。

【００９３】各実線の上端、すなわち破線との交点では
ｄ＝０であり、ここを出発点としてｄを増す（低濃度層
の厚さを増す）と、しきい値と実効基板濃度は共に実線
に沿って減少する。

【００９４】ただしＷDEP ＜ｄとなった時点で実効基板
濃度は一定（ＮEFF ＝Ｎ１）となり、曲線は水平な直線
となる。Ｎ１としてはゼロが理想であるが、現実には理
想状態の実現は困難なので、より現実的な１×１０¹⁶cm
^-2を仮定した。

【００９５】図５を参照して、第１の実施形態による効
果を説明する。仮定しているゲート材料、ゲート酸化膜
厚においては、１×１０¹⁸ｃｍ^-2の一様基板濃度におい
てしきい値０．９Ｖが得られる。図５の点Ａはこの状態
に対応する。

【００９６】一様基板濃度であるから、実効基板濃度は
実際の基板濃度１×１０¹⁸ｃｍ^-2に等しい。これと同じ
しきい値電圧を得ながら、不純物の深さ方向分布のみを
変更して実効基板濃度を下げる方法を考える。

【００９７】それには、例えば点Ｂの状態を実現すれば
良い。点Ｂは左から３本めの曲線Ｐ４上に位置すること
から、Ｎ２＝１×１０¹⁹ｃｍ^-2とし、ｄを適当な値に設
定すれば実現可能であることが図５から読み取れる。

【００９８】図５からｄの具体的な値は直接読み取れな
いが、図５を描くために行った数２〜５の計算結果か
ら、ｄ＝１８ｎｍが適切であることが決定される。Ｎ２
が１×１０¹⁹ｃｍ^-2に限らず１×１０¹⁸ｃｍ^-2より大き
い値であれば、同様にしきい値が等しく、実効基板濃度
のみが低下した状態を実現するｄを決定することが可能
である。

【００９９】このような設計手順により実現される点Ｂ
のような状態においては、「基板不純物濃度の分布を除
いて全く同一構造を有し、同一しきい値を有する一様基
板濃度の素子と比べて実効基板濃度が低い」（言い換え
れば、点Ｂは破線より下に位置する）ということで特徴
づけられる。

【０１００】実効基板濃度が低いことから、しきい値ば
らつきは抑えられる。なお、第３の実施形態について
も、深さＷ１の範囲に着目すれば第１の実施形態同様、
階段状の不純物分布で近似できるから、その効果、設計
の考え方は図５と同様である。

【０１０１】図６を参照して、第２の実施形態による効
果を説明する。示されている実曲線Ｐ２〜Ｐ４と破線Ｐ
１は図５と同じものである。図５の場合と同様な点Ａを
出発点とする。

【０１０２】ここでＮ２＝１×１０¹⁸ｃｍ^-2を変更せ
ず、基板表面に低濃度層を付加すると、点Ｂの状態を実
現することができる。これにより実効基板濃度は低下
し、しきい値ばらつきは抑えられるが、同時にしきい値
自体も下がってしまう。

【０１０３】そこでゲート電極の材料をすでに述べた方
針により変更することで、点Ｃの状態を実現する。ここ
で、点Ｂから点Ｃへの平行移動量は、ゲート材料の変更
に伴う仕事関数の変化に対応している。

【０１０４】ここでｄの具体的な値を、仕事関数の変化
をちょうど打ち消すだけの大きさに設定することで、し
きい値を変化させず、実効基板濃度のみを低下させる不
純物分布を得ることが可能である。

【０１０５】例えば、仕事関数の変化を０．５Ｖとすれ
ば、ｄ＝２５ｎｍとすれば良いことは、図６を描くため
に行った数２〜５の計算により容易に決定できる。この
ような設計手順により実現される点Ｃのような状態は、
基板不純物分布に着目すれば点Ｂと同じであるから、
「基板不純物濃度の分布を除いて全く同一構造を有し、
同一しきい値を有する一様基板濃度の素子と比べて実効
基板濃度が低い」（言い換えれば、点Ｂは破線より下に
位置する）ということで特徴づけられる。

【０１０６】なお、第４の実施形態についても、深さＷ
１の範囲に着目すれば第２の実施形態同様、階段状の不
純物分布で近似できるから、その効果、設計の考え方は
図６と同様である。

【０１０７】図７を参照して、第５の実施形態による効
果を説明する。示されている実曲線Ｐ２〜Ｐ４と破線Ｐ
１は図５と同じものである。図５の場合と同様な点Ａを
出発点とする。

【０１０８】ここで基板不純物濃度を一様に低下させる
と、破線上の点Ｂの状態を実現することができる。これ
により実効基板濃度（この場合は一様な基板濃度自体）
は低下し、しきい値ばらつきは抑えられるが、同時にし
きい値自体も下がってしまう。

【０１０９】そこでゲート電極の材料をすでに述べた方
針により変更することで、点Ｃの状態を実現する。ここ
で、点Ｂから点Ｃへの平行移動量は、ゲート材料の変更
に伴う仕事関数の変化に対応している。ここで点Ｂにお
ける基板濃度の具体的な値を、仕事関数の変化をちょう
ど打ち消すだけの大きさに設定することで、しきい値を
変化させず、実効基板濃度のみを低下させる不純物分布
を得ることが可能である。

【０１１０】例えば、仕事関数の変化を０．５Ｖとすれ
ば、基板濃度を１×１０¹⁷ｃｍ^-2とすればよいことは、
数２〜５の計算により容易に決定できる。

【０１１１】以上で述べたような不純物分布は、イオン
注入法により実現可能である。すなわち、基板表面の不
純物濃度を下げるためには、不純物を導入するためのイ
オン注入において、濃度のピーク位置が十分深い位置と
なるように注入エネルギを調節すればよい。

【０１１２】図３のような分布を実現するためには、濃
度のピーク位置を調整した１回のイオン注入により実現
可能である。図１，２のように、深い部分で一様な分布
を得るためには、ピーク深さの異なるイオン注入を複数
回、順次行うことにより実現可能である。

【０１１３】深さ方法の不純物分布をより精密に制御で
きる方法として、半導体のエピタキシャル成長を用いる
ことができる。イオン注入では、注入エネルギを高める
と不純物分布の裾の広がりが大きくなり、不純物の深さ
分布が必ずしも自由に設定できるわけではない。

【０１１４】一方、エピタキシャル成長技術を用いる
と、成長層の不純物濃度を原料ガスへの不純物混入量に
より制御可能であることから、イオン注入よりも深さ分
布をより自由に制御可能である。すなわち、異なる濃度
のエピタキシャル層を順次積層することにより、深さ方
向に任意の分布を持つ不純物分布を形成することができ
る。この性質により、本発明における不純物分布の深さ
分布の実現を容易にすることができる。

【０１１５】イオン注入法を用いた場合、図１〜３に示
したような、基板表面の低不純物濃度層の濃度を十分下
げることが、表面低濃度層の厚さが薄くなるほど難しく
なる。そこで、基板に不純物を導入したのち、その上に
不純物を含まない半導体層をエピタキシャル成長すれ
ば、表面付近での濃度を急峻に低下させることができ、
薄い低濃度層を精密に形成することが可能となる。

【０１１６】図８にエピタキシャル成長を利用して図３
の不純物分布を作成するための工程フローを示す。ま
ず、半導体基板４に素子分離絶縁膜５を形成したのち、
イオン注入により基板に高不純物濃度層31を設ける。

【０１１７】続いて、公知の気相化学成長（ＣＶＤ）法
により、不純物を混入しない半導体層３２を、半導体が
露出する面上にのみ選択的にエピタキシャル成長させ
る。

【０１１８】続いて、酸化によるゲート絶縁膜２形成、
ゲート電極１形成、ソース・ドレイン拡散層３形成を通
常のＭＩＳＦＥＴと同様にして行い、図８（Ｃ）の素子
構造を得る。

【０１１９】エピタキシャル層３２と基板４との間では
不純物濃度を急峻に変化することから、図４に示したよ
うな階段状に近い（理想に近い）不純物分布が得られ
る。

【０１２０】この場合、エピタキシャル成長は素子分離
絶縁膜５を形成した後に行っていたが、図９に示すよう
に、素子分離絶縁膜５の形成前にエピタキシャル成長を
行ってもよい。

【０１２１】すなわち、まずイオン注入により基板４上
全面に高不純物濃度層３１を設ける。続いて、公知の気
相化学成長（ＣＶＤ）法により、不純物を混入しない半
導体層３２を、半導体基板全面にエピタキシャル成長さ
せる。

【０１２２】続いて、素子分離絶縁膜５の形成、酸化に
よるゲート絶縁膜２形成、ゲート電極１形成、ソース・
ドレイン拡散層３形成を通常のＭＩＳＦＥＴと同様にし
て行い、図９（Ｃ）の素子構造を得る。

【０１２３】以上では図３の分布を実現する方法を述べ
たが、最初に行うイオン注入において、エネルギの異な
る注入を複数回、順次行うことにより図１、２の分布を
形成することも可能である。

【０１２４】また、深い高濃度部分３１をイオン注入で
形成する方法を述べたが、この高濃度部分を適宜不純物
をドープしたガスを原料にしたエピタキシャル成長で形
成することも可能である。

【０１２５】すなわち、図８、９におけるエピタキシャ
ル成長工程において、まず高濃度層の成長、次に低濃度
層の成長の順で順次エピタキシャル成長を行う。イオン
注入工程は不要ならば省略する。この方法によれば、図
３の分布において、特に深い部分での濃度低下を、イオ
ン注入を用いる場合よりも急峻とし、基板効果低減効果
を高めることが可能である。

【０１２６】以上において、セル・トランジスタはバル
ク半導体基板に形成されているものとして説明した。し
かし、ＳＯＩ基板を用いたセル・トランジスタにおいて
も、表面の半導体層の厚さが図１、２におけるＷ１より
厚い、いわゆる部分空乏型ＳＯＩにおいても同様の効果
が得られる。

【０１２７】

【発明の効果】本発明によれば、容量素子と絶縁ゲート
型電界効果トランジスタとにより記憶セルが構成される
半導体記憶装置であって、前記絶縁ゲート型電界効果ト
ランジスタのチャネル領域における基板不純物濃度の深
さ方向分布を、基板表面において、反転層直下に形成さ
れる空乏層の下端においてよりも低くなるよう構成した
ため、しきい値ばらつきを小さくすることができる。

【０１２８】本発明による他の発明によれば、半導体記
憶装置の製造方法であって、その製造方法を素子分離絶
縁膜を形成する第１の工程と、その後半導体基板上に選
択的に所定の不純物濃度の半導体をエピタキシャル成長
させる第２の工程を少なくとも１回有するよう構成した
ため、しきい値ばらつきを小さくすることができる。

【図面の簡単な説明】

【図１】本発明による第１の実施形態を説明するための
不純物濃度対深さ特性図である。

【図２】本発明による第２の実施形態を説明するための
不純物濃度対深さ特性図である。

【図３】第１の実施形態にさらに改良を加えた第３の実
施形態を説明するための不純物濃度対深さ特性図であ
る。

【図４】濃度の階段分布を仮定した不純物濃度対深さ特
性図である。

【図５】実効基板濃度対しきい値電圧の特性図である。

【図６】実効基板濃度対しきい値電圧の特性図である。

【図７】実効基板濃度対しきい値電圧の特性図である。

【図８】エピタキシャル成長を利用して不純物分布を作
成するための工程フローを示すＤＲＡＭの断面図であ
る。

【図９】エピタキシャル成長を利用して不純物分布を作
成するための工程フローを示すＤＲＡＭの断面図であ
る。

【図１０】従来の半導体記憶装置のＤＲＡＭの一例の回
路図典型的な記憶セルの構造例である。

【図１１】セル・トランジスタ（ＭＩＳＦＥＴ）の基本
構成を示す断面図である。

【図１２】セル・トランジスタ（ＭＩＳＦＥＴ）の基本
構成を示す断面図である。

【図１３】セル・トランジスタ（ＭＩＳＦＥＴ）の基本
構成を示す断面図である。

【図１４】半導体基板の深さとエネルギとの関係を示す
特性図（バンド図）である。

【図１５】半導体基板の深さとエネルギとの関係を示す
特性図（バンド図）である。

【図１６】半導体基板の深さとエネルギとの関係を示す
特性図（バンド図）である。

【符号の説明】

１ゲート２ゲート絶縁膜３ソース・ドレイン拡散層４基板３１反転層３２空乏層

Claims

【特許請求の範囲】

【請求項１】容量素子と絶縁ゲート型電界効果トラン
ジスタとにより記憶セルが構成される半導体記憶装置で
あって、前記絶縁ゲート型電界効果トランジスタのチャ
ネル領域における基板不純物濃度の深さ方向分布が、基
板表面において、反転層直下に形成される空乏層の下端
においてよりも低いことを特徴とする半導体記憶装置。
【請求項２】前記絶縁ゲート型電界効果トランジスタ
のチャネル領域における基板不純物濃度の深さ方向分布
が、同一しきい値を与えかつ不純物濃度が深さ方向に一
様な場合と比べ、実効基板濃度が小さくなるよう設定さ
れることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記絶縁ゲート型電界効果トランジスタ
のチャネル表面にエピタキシャル成長層を有し、前記エ
ピタキシャル成長層の不純物濃度がその直下の半導体領
域よりも低いことを特徴とする請求項１又は２記載の半
導体記憶装置。
【請求項４】前記絶縁ゲート型電界効果トランジスタ
のチャネル領域が、半導体基板上に形成された第１のエ
ピタキシャル層と、その上に形成された第２のエピタキ
シャル層とを有し、前記第１のエピタキシャル層の不純
物濃度が、前記第２のエピタキシャル層および前記半導
体基板の表面での不純物濃度と比べて高いことを特徴と
する請求項１〜３いずれかに記載の半導体記憶装置。
【請求項５】前記絶縁ゲート型電界効果トランジスタ
はシリコン基板を用いたｎチャネル型であって、そのゲ
ート電極の材質がｎ⁺シリコンと比べてしきい値を正方
向に増加させる仕事関数を有することを特徴とする請求
項１〜４いずれかに記載の半導体記憶装置。
【請求項６】前記絶縁ゲート型電界効果トランジスタ
はシリコン基板を用いたｐチャネル型であって、そのゲ
ート電極の材質がｐ⁺シリコンと比べてしきい値を負方
向に増加させる仕事関数を有することを特徴とする請求
項１〜４いずれかに記載の半導体記憶装置。
【請求項７】前記絶縁ゲート型電界効果トランジスタ
のチャネル領域における基板不純物濃度の深さ方向分布
が、基板表面から反転層直下に形成される空乏層の下端
までの範囲内で極大値をとることを特徴とする請求項１
〜６いずれかに記載の半導体記憶装置。
【請求項８】容量素子と絶縁ゲート型電界効果トラン
ジスタとにより記憶セルが構成される半導体記憶装置で
あって、前記絶縁ゲート型電界効果トランジスタはシリ
コン基板を用いたｎチャネル型であり、その材質がｎ⁺
シリコンと比べてしきい値を正方向に増加させる仕事関
数を有するゲート電極と、前記半導体基板全体の不純物
濃度を低下させる手段とを含むことを特徴とする半導体
記憶装置。
【請求項９】容量素子と絶縁ゲート型電界効果トラン
ジスタとにより記憶セルが構成される半導体記憶装置で
あって、前記絶縁ゲート型電界効果トランジスタはシリ
コン基板を用いたｐチャネル型であり、その材質がｐ⁺
シリコンと比べてしきい値を負方向に増加させる仕事関
数を有するゲート電極と、前記半導体基板全体の不純物
濃度を低下させる手段とを含むことを特徴とする半導体
記憶装置。
【請求項１０】請求項１〜９いずれかに記載の半導体
記憶装置の製造方法であって、素子分離絶縁膜を形成する第１の工程と、その後半導体
基板上に選択的に所定の不純物濃度の半導体をエピタキ
シャル成長させる第２の工程を少なくとも１回有するこ
とを特徴とする半導体記憶装置の製造方法。
【請求項１１】請求項１〜９いずれかに記載の半導体
記憶装置の製造方法であって、半導体基板上全面に所定の不純物濃度の半導体をエピタ
キシャル成長させる工程を少なくとも１回有することを
特徴とする半導体記憶装置の製造方法。