JPH1140707A - 半導体装置 - Google Patents

半導体装置

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JPH1140707A
JPH1140707A JP19360597A JP19360597A JPH1140707A JP H1140707 A JPH1140707 A JP H1140707A JP 19360597 A JP19360597 A JP 19360597A JP 19360597 A JP19360597 A JP 19360597A JP H1140707 A JPH1140707 A JP H1140707A
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mold resin
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Yasutoshi Kurihara
保敏 栗原
Tsuneo Endo
恒雄 遠藤
Nobuyoshi Maejima
信義 前嶋
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】電磁遮蔽機能を有し、かつ熱応力によって破壊
されない樹脂モールド半導体装置を提供する。 【解決手段】半導体素子（２１）が固着される配線樹脂
基板（１０）を、３５〜９５ｗｔ％のフェライト粉末を
添加した熱膨張率１４〜２０ppm／℃ のモールド樹脂
(３０)によってモールドする。 【効果】フェライトにより電磁遮蔽されるとともに、こ
れを含む樹脂により半導体素子に対する熱応力が低減さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電磁波の特に高周
波領域における障害を抑制し、小型化と廉価化を可能に
するとともに、はんだ接続部の耐熱疲労性と気密性に優
れる半導体装置に関する。
【０００２】
【従来の技術】近年の自動車用電話機，携帯用無線電話
装置，携帯用パーソナルコンピュータ，携帯用ビデオカ
メラ等の電子機器の小型化に伴って、電子回路を内蔵し
た高周波用小型ハイブリッドＩＣ装置に代表される半導
体装置が広く実用に供せられている。このような用途に
供せられる一般的な半導体装置は、配線が施された絶縁
基板上にＭＯＳ ＦＥＴやＩＣ等の半導体基体、コンデ
ンサや抵抗で代表される受動素子等がはんだ付け搭載さ
れ、所定の入出力端子が取り付けられ、これらの搭載部
品及び配線絶縁基板がエポキシ樹脂等で封止された構造
を有する。
【０００３】このような従来技術における問題点とし
て、電磁波による悪影響が挙げられる。具体的には、半
導体装置の周辺の電子機器を誤動作させたり人体に悪影
響を与えたり、逆に周辺の電子機器等で発生した電磁波
により半導体装置が誤動作する。このため最近では、こ
のような電磁波障害を防ぐため、電磁干渉シールドを施
すようになってきた。
【０００４】例えば、先行技術例１としての特開昭64−
41248 号には、フェライト又はフェライトに相当する特
性を有する物質からなるベース及びキャップであり、こ
れらのベース及びキャップからなるケースに半導体素子
を含む集積回路装置を収納し、このケースによりケース
内外の電波を吸収するようにした気密封止型半導体装置
が開示されている。ここで言うフェライトは、一般式Ｍ
Ｆｅ2Ｏ4，ＭＯ・ｎＦｅ2Ｏ3（Ｍ：２価金属，ｎ：整
数）で示される亜鉄酸塩である。
【０００５】先行技術例２としての特開平5−95055号に
は、チップを機械的，化学的に保護する封止部材を持つ
半導体集積回路において、チップを導電率・透磁率の高
い物質で覆い半導体集積回路自体を静電的・電磁的に遮
蔽する半導体集積回路が開示されている。これにより、
実装する電子回路基板の電磁遮蔽効率を向上させて電子
回路基板のノイズ対策を簡略化し、電子回路基板の高密
度実装及び電子機器の軽薄短小化を容易にしている。
【０００６】先行技術例３としての特開平8−55867号に
は、シリコンチップが配線樹脂基板に銀粉入りエポキシ
接着剤で固着され、これらが樹脂封止材で被覆された半
導体装置であり、樹脂封止材のガラス転移点と熱膨張率
の関係を調整した樹脂封止型半導体装置が開示されてい
る。これにより、半導体装置のそりを低減するととも
に、接合部の信頼性の向上及び小型化を図っている。
【０００７】また、半導体装置を廉価に得る目的から、
近年では配線樹脂基板がハイブリッドＩＣ装置の分野で
広く用いられている。例えば、先行技術例４としての溝
口による“携帯機器用超小型ＤＣ／ＤＣコンバータ”：
ＳＨＭ会誌，Ｖol.１３,Ｎo.１，３２〜３６頁（１９９
７年）には、プリント基板の一方の面上に配線層を選択
形成した配線基板と、この配線基板上にＬＳＩ基体や受
動素子等を銀ペーストにより搭載し、これらの搭載部品
を樹脂モールドした構造のコンバータ装置が開示されて
いる。この先行技術例では、プリント基板の周辺部に金
めっきしたスルーホールを形成し、これを半分に切断し
ためっき面を外部端子として用い、寸法９.３×２５×
２mmの中にコンバータ回路が収納されている。
【０００８】
【発明が解決しようとする課題】しかしながら、先行技
術例１の場合は、半導体素子を収納するベース及びキャ
ップからなるケース成形体をあらかじめ製作しておく必
要がある。この場合、製作過程におけるハンドリングの
容易性を保つ上でベースやキャップに寸法的な余裕を持
たせておく必要があるため、これらの部品を抜本的に小
型化するのは困難である。このことは、可及的に配線長
を短縮し、信号の遅延を抑えなければならない高周波動
作用半導体装置にとっては好ましくない。また、この先
行技術は、あらかじめ封止材を準備しておく必要がある
ため、部品点数や製作工数が多くなり、半導体装置製作
コストの面で不利益をもたらす。
【０００９】先行技術例２の場合は、絶縁性と電磁干渉
シールド効果を持たせるため多層構造樹脂層が必要であ
り、トランスファモールド工程が３回にわたるなどプロ
セスが複雑になる。このことは、半導体装置のコスト低
減の点で好ましくない。また、モールド工程で樹脂の流
動を促すための空隙が必要になる関係上、薄い樹脂層を
形成することが困難である。このことは、半導体装置の
小型化にとって、また半導体装置の収納スペースに余裕
がない場合に大きな障害になる。
【００１０】先行技術例３，４の場合は、熱膨張率の小
さい搭載部品、例えば、半導体素子基体：３.５ppm／℃
（Ｓｉ），チップ抵抗体：７ppm／℃(アルミナ），チッ
プコンデンサ：１０ppm／℃(チタン酸バリウム）を、熱
膨張率の大きいプリント配線基板〔ガラス布基材エポキ
シ樹脂銅積層板(以下、ガラスエポキシ基板と言う)：１
１〜１３ppm／℃ ，ガラス布基材ポリイミド樹脂銅積層
板（以下、ガラスポリイミド基板と言う）：１１ppm／
℃ ，ガラス布基材ビスマレイド・トリアジン樹脂銅積
層板（以下、ガラスビスマレイド・トリアジン基板と言
う）：１４ppm／℃〕上に銀ペースト(３７ppm／℃）に
より固着される。この固着部は搭載部品を基板上の所定
位置に固定するとともに、上記搭載部品の電気的接続点
の役割を担う。また、固着部は搭載部品から放出される
熱を放散する役割も演ずる。この際、銀ペーストそのも
のには、搭載部品とプリント配線基板間の熱膨張率差に
基づく内部応力を生じている。上記ハイブリッドＩＣの
稼働時や休止時に伴う熱ストレスが上記の内部応力に重
畳されると、最終的に固着部の疲労破壊を生ずるに至
る。また、プリント配線基板に対してモールド樹脂の熱
膨張率が適切に調整されていない場合は、両者の接合界
面に過大な残留応力が内蔵することとなり、これに稼働
時や休止時に伴う熱応力が重畳されると、固着部の疲労
破壊が一層加速される。この破壊が進むと、断線，熱放
散路の遮断等の悪影響を生じ、ハイブリッドＩＣはその
回路機能を失う。
【００１１】また、上記先行技術例３，４の場合は、回
路基板に対してモールド樹脂の熱膨張率が適切に調整さ
れていないと、両者の接合界面に過大な残留応力が内在
し、これに稼働時や休止時に伴う熱応力が重畳されて、
回路基板−モールド樹脂間の接合界面の剥離が一層進行
する。このような場合には、ハイブリッドＩＣの内部に
水分が浸入し、内部の回路機能を害する。
【００１２】更に、上記先行技術例３，４の場合は、電
磁波遮蔽機能が付与されていない。本発明の目的は、電
磁的遮蔽機能を有し、小型化と廉価化を可能ならしめ、
電気的接続部の破壊耐力と気密性に優れる半導体装置を
提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成した本発
明の半導体装置の第１の特徴は、半導体部品、上記部品
が固着される配線樹脂基板、そして上記部品及び配線樹
脂基板を直接被覆するモールド樹脂を有する半導体装置
で、上記モールド樹脂は有機樹脂に３５〜９５ｗｔ％の
一般式ＭＦｅ2Ｏ4又はＭＯ・ｎＦｅ2Ｏ3（ただし、Ｍは
２価金属、ｎは整数）で表わされるフェライト粉末を分
散させた組成物である点にある。
【００１４】本発明によれば、１層のモールド樹脂で部
品，合金材及び配線樹脂基板を被覆するため半導体装置
の小型化（配線長の短縮）とコスト低減が図られる。ま
た、モールド樹脂は有機樹脂に調整された量のフェライ
ト粉末が分散されていて、モールド樹脂層に適度な絶縁
性と電磁的遮蔽効果を持たせることができる。この結
果、半導体装置内部で発生した雑音の外部への放出と、
外部雑音の半導体装置内部への浸入を防止できるため、
半導体装置自体及び半導体装置の周辺機器の誤動作を防
止できるという効果を得ることができる。
【００１５】上記目的を達成した本発明の半導体装置の
第２の特徴は、上記第１の特徴に加えて、上記モールド
樹脂の熱膨張率を１４〜２０ppm／℃ に調整する点にあ
る。第２の特徴を付与した本発明の半導体装置によれ
ば、配線樹脂基板に対してモールド樹脂の熱膨張率が適
切に調整されているため、モールド樹脂と配線樹脂基板
間界面の内部応力が低く抑えられる。この結果、部品固
着部の熱疲労破壊が抑制されるとともに、配線樹脂基板
−モールド樹脂間の接合界面の剥離が抑制される。この
結果、半導体装置には上述の第１の特徴による効果に加
えて、部品固着部の耐熱疲労性と気密性が付与される。
【００１６】上記目的を達成した本発明の半導体装置の
第３の特徴は、上記第１及び２の特徴に加えて、上記部
品を固着するための合金材としてＳｎを主成分としＳ
ｂ，Ａｇ，Ｚｎ，Ｉｎ，Ｃｕ及びＢｉの群から選択され
た１種類以上の金属が添加された合金を用いる点にあ
る。この結果、剛性が大きく熱歪吸収性に優れる合金材
の利点が作用して、部品固着部の熱疲労破壊がいっそう
抑制される。
【００１７】なお本発明は、半導体部品以外の電気部品
であって電磁遮蔽が必要な部品に適用しても同じ効果を
奏する。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
【００１９】図１は、本発明による一実施例の半導体装
置を示す断面図である。半導体装置４０は、ガラスエポ
キシ板１の一方の主面に配線層３が選択形成された配線
樹脂基板１０（以下、基板１０という）上に、半導体素
子（Ｓｉ）２１と、チップ抵抗２２やチップコンデンサ
２３などからなる受動素子と端子２４とが、Ｓｎを主成
分としＳｂ，Ａｇ，Ｚｎ，Ｉｎ，Ｃｕ及びＢｉの群から
選択された１種類以上の金属が添加された合金材２５に
より導電的及び機械的に固着されている。また、半導体
素子２１と配線層３の間には金属線（Ａｌ）２６が超音
波ボンディングによって形成されている。これらの搭載
部品２１，２２，２３，２４、合金材２５，金属線２６
や基板１０は、有機樹脂に３５〜９５ｗｔ％のフェライ
ト粉末を分散し、熱膨張率１４〜２０ppm／℃ に調整さ
れたモールド樹脂３０で気密的に封止されている。
【００２０】すなわち、本発明による半導体装置は、樹
脂（例えば、ガラスエポキシ）板の一方の主面に配線層
（例えば、銅配線）が選択形成された配線樹脂基板上
に、半導体素子，受動素子，端子の群から選択された少
なくとも一つを含む搭載部品が、合金材２５によって固
着され、これらの配線樹脂基板，搭載部品及び合金材
が、エポキシ樹脂に３５〜９５ｗｔ％のフェライト粉末
を分散したモールド樹脂（トランスファモールドによ
る）で被覆されていることを第１の特徴とする。
【００２１】また、モールド樹脂の熱膨張率が１４〜２
０ppm／℃ に調整される点に第２の特徴がある。
【００２２】更に、合金材を９０ｗｔ％以上のＳｎにＳ
ｂ，Ａｇ，Ｚｎ，Ｉｎ，Ｃｕ及びＢｉの群から選択され
た１種類以上の金属が添加された合金とする点に第３の
特徴がある。
【００２３】さらに、本発明による半導体装置の特徴に
ついて詳しく説明する。
【００２４】本発明における、モールド樹脂３０は半導
体装置を電磁的に遮蔽することにより、半導体装置の内
部で発生した雑音が外部へ放出すること、又は、外部で
発生した雑音が半導体装置の内部に浸入することを防止
するためのものであり、本質的に電磁波に対する高い遮
蔽効果を有している必要がある。
【００２５】図２はモールド樹脂３０の構造を示す断面
模式図である。モールド樹脂３０はマトリックスとして
のエポキシ樹脂３１にＮｉＦｅ2Ｏ4・ＺｎＦｅ2Ｏ4フェ
ライト粉末３２を分散させたものである。ここで、エポ
キシ樹脂３１は、搭載部品，合金材及び配線樹脂基板を
機械的に保護したり、気密的に封止するための主要な役
割を担う。また、フェライト粉末３２は、電磁波を吸収
して熱に変換する役割を担う。
【００２６】図３はエポキシ樹脂３１に７５ｗｔ％のＮ
ｉＦｅ2Ｏ4・ＺｎＦｅ2Ｏ4フェライト粉末３２を分散し
たモールド樹脂３０の電磁波透過特性を示すグラフであ
る。図４は電磁波の透過特性測定法の概略を示す図であ
る。透過特性は、集積回路素子６０１とポリスイッチ６
０２とに、それぞれループ径２mm以下のサーミスタ６０
３及びＦＥＴスイッチ６０４を接続した装置を用い、サ
ーミスタ６０３とＦＥＴスイッチ６０４の間に試料（モ
ールド樹脂板３０）を配置して測定した。この際、フェ
ライト粉末が存在しないエポキシ樹脂からなるモールド
樹脂板（比較例）の場合の電磁界強度と比較した。図３
の電磁波透過強度は、発信側強度を基準にした場合の受
信側強度として表わされる。測定結果によれば、周波数
0.1〜１.５ＧＨｚ の範囲で、本実施例モールド樹脂３
０の場合（曲線Ａ）は、大部分の電磁波が透過している
比較例モールド樹脂板（曲線Ｂ）に比べ、大幅な強度低
下（遮蔽効果）が観測される。
【００２７】また、図５はエポキシ樹脂３１に添加する
ＮｉＦｅ2Ｏ4・ＺｎＦｅ2Ｏ4フェライト粉末３２の量を
変化させた場合のモールド樹脂３０の電磁波透過特性を
示すグラフである。電磁波透過強度は、フェライト粉末
添加量の少ない領域では大きく、添加量を増すにつれ低
下している。特に、添加量が３５ｗｔ％以上の領域では
−５０ｄＢ以下と極めて優れた遮蔽効果が得られる。し
たがって本発明では、モールド樹脂３０に電磁波に対す
る遮蔽性能を確実に付与する観点から、好ましくはフェ
ライト粉末の添加量を３５ｗｔ％以上に調整することが
重要である。
【００２８】一方、半導体装置の正常な回路動作を維持
するためには、搭載部品２１，２２，２３，２４，２
６、合金材２５，配線層３の相互間は、モールド樹脂３
０を介して電気的に接続されてはならない。換言する
と、モールド樹脂３０は優れた電気絶縁性を有している
必要がある。
【００２９】図６は本実施例半導体装置（図１）におけ
る端子２４間の電圧−電流特性を示すグラフである。こ
こで、端子２４に連なる配線層３の間隔は０.５mm そし
て配線層３間の対向長は約１０mmであり、モールド樹脂
３０におけるフェライト粉末３２の添加量は７５ｗｔ％
である。本実施例モールド樹脂３０の場合（曲線Ａ）
は、リーク電流は端子間の印加電圧が１００Ｖで約１０
μＡ，５００Ｖで４０μＡ、そして１０００Ｖで７０μ
Ａである。この値は、フェライト粉末を添加しない比較
例モールド樹脂を適用した半導体装置の場合（曲線Ｂ）
とほぼ同等で、半導体装置を実用する上で障害にはなら
ない。
【００３０】このように、本実施例モールド樹脂３０を
適用した場合でも、フェライト粉末を添加しないモール
ド樹脂の場合に比べて、遜色ない絶縁性を確保できる。
【００３１】図７は半導体装置の端子２４間におけるリ
ーク電流のモールド樹脂３０中におけるＮｉＦｅ2Ｏ4・
ＺｎＦｅ2Ｏ4フェライト粉末３２の添加量依存性を示す
グラフである。リーク電流（印加電圧１００Ｖにおけ
る）は、フェライト粉末添加量の少ない領域では小さ
く、添加量の多い領域で増大している。リーク電流の増
大は、添加量を増すにつれエポキシ樹脂３１より抵抗率
の小さいフェライト粉末３２の相互間距離が狭められる
ことに基づく。しかしながら、特に添加量が９５ｗｔ％
以下の領域では３５μＡ以下と、半導体装置を実用する
上で支障のない優れた絶縁性が得られる。したがって本
発明では、モールド樹脂３０に電気絶縁性を確実に付与
する観点から、好ましくはフェライト粉末の添加量を９
５ｗｔ％以下に調整することが重要である。
【００３２】以上のように、本発明に係るモールド樹脂
３０を適用した場合は、フェライト粉末を添加しないモ
ールド樹脂を適用した場合に比べ、電磁波に対する優れ
た遮蔽効果と優れた電気絶縁性を持たせることができ
る。
【００３３】フェライト粉末としてのＮｉＦｅ2Ｏ4・Ｚ
ｎＦｅ2Ｏ4の代替物質としては、一般式ＭＦｅ2Ｏ4又は
ＭＯ・ｎＦｅ2Ｏ3（Ｍは２価金属、ｎは整数）で表わさ
れる物質が挙げられる。具体的には、ＭはＣｄ，Ｃｏ，
Ｃｕ，Ｆｅ，Ｍｇ，Ｍｎ，Ｎｉ，Ｚｎ，Ｂａ，Ｓｒそし
てＰｂである。また、プランバイト型の２ＢａＯ・２Ｍ
Ｏ・６Ｆｅ2Ｏ3（Ｍは上記と同じ２価金属）も、本発明
における代替フェライト材に属す。これらの代替物質は
単独で、あるいは、任意の組成に組み合わせて樹脂３１
に添加することも可能である。このような場合でも、モ
ールド樹脂３０に優れた電磁波遮蔽性能と電気絶縁性を
付与することができる。
【００３４】表１は代替フェライト粉末３２を添加した
モールド樹脂３０の電磁波透過強度及びリーク電流を示
す。粉末の添加量は７５ｗｔ％であり、マトリックスと
しての樹脂３１はエポキシである。いずれの粉末の場合
も、優れた電磁波遮蔽効果と電気絶縁性が得られてい
る。
【００３５】以上まで説明した本発明の第１の特徴点に
基づき、半導体装置内部で発生した雑音の外部への放出
と、外部雑音の半導体装置内部への浸入を防止できるた
め、半導体装置自体及び半導体装置の周辺機器の誤動作
を防止できる。また、モールド樹脂３０に優れた電気絶
縁性が付与されているため、半導体装置の正常な回路動
作がなされる。
【００３６】
【表１】
【００３７】本発明における合金材２５は搭載部品を導
電的かつ強固に固着するためのものであり、本質的に高
い熱疲労破壊耐量を有している必要がある。
【００３８】図８は合金材の熱疲労破壊耐量を示すグラ
フである。合金材２５の熱疲労破壊耐量を、半導体素子
２１−ガラスエポキシ板１間における合金材２５の破壊
率の温度サイクル数依存性として表わしている。図にお
いて合金材２５に、曲線ＡはＳｎ−５ｗｔ％Ｓｂ(合金
材Ａ）、曲線ＢはＰｂ−６０ｗｔ％Ｓｎ(合金材Ｂ）、
そして、曲線ＣはＰｂ−５ｗｔ％Ｓｎ(合金材Ｃ)、曲線
Ｄは銀ペースト(接着剤)をそれぞれ適用した場合を示
す。合金材Ａの場合は、温度サイクル数１０００回まで
は破断率の変動をほとんど示していない。これに対し合
金材Ｂ及びＣや接着剤Ｄの場合は、１００回あたりから
破断率を増している。なお、ここで言う破断は半導体素
子２１−ガラスエポキシ板１間の熱抵抗が初期値の１.
５ 倍に達した場合のことであり、破断率は試験投入試
料数（２５）に対する破断試料数の割合のことである。
【００３９】このように、合金材Ａを適用した場合は、
従来の部品搭載用はんだ材Ｂ，Ｃや接着剤Ｄを適用した
場合よりも、いっそう優れた熱疲労破壊耐量を示してい
る。これは、Ｓｎ−５ｗｔ％Ｓｂ材の剛性がＰｂ−６０
ｗｔ％Ｓｎ材やＰｂ−５wt％Ｓｎ材より高く、塑性変形
しにくい（歪を生じにくい）材料であることに基づく。
【００４０】合金材ＡとしてのＳｎ−５ｗｔ％Ｓｂ材の
代替物としては、例えば、Ｓｎ−３.５ｗｔ％Ａｇ，Ｓ
ｎ−３.５ｗｔ％Ａｇ−１.５ｗｔ％Ｉｎ，Ｓｎ−８.５
ｗｔ％Ｚｎ−１.５ｗｔ％Ｉｎ，Ｓｎ−４ｗｔ％Ａｇ−
２ｗｔ％Ｚｎ−２ｗｔ％Ｂｉ，Ｓｎ−４.５ｗｔ％Ｃ
ｕ，Ｓｎ−４ｗｔ％Ｃｕ−３ｗｔ％Ａｇ，Ｓｎ−２ｗｔ
％Ｓｂ−１ｗｔ％Ｃｕ−２ｗｔ％Ａｇ−２ｗｔ％Ｚｎ等
がある。すなわち、Ｓｎを主成分（９０ｗｔ％以上）と
し、これにＳｂ，Ｚｎ，Ｉｎ，Ａｇ及びＢｉの群から選
択された１種類以上の金属が添加された合金材である。
このような合金材にはＰｂが用いられておらず、副次的
な効果としてＰｂの毒性に基づく環境汚染問題を解消す
るのに役立つ。
【００４１】ところで、本発明におけるモールド樹脂３
０は、搭載部品を機械的に保護したり、気密的に封止す
るものである。また、モールド樹脂３０は、基板１０と
一体化されるものであり、この場合の一体化界面に内部
応力が導入されないことが望ましい。この第１の理由
は、基板１０上に搭載部品（２１，２２，２３，２４）
が搭載されており、これらの部品を固着する合金材２５
に、搭載部品を介して一体化に伴う内部応力が導入され
ると、その後の稼働時や休止時の温度変化に起因する応
力が重畳され、合金材２５の熱疲労破壊を生じやすくな
るためである。
【００４２】そして、第２の理由は、モールド樹脂３０
と基板１０との一体化界面２７や２７′（図１参照）に
内部応力を内蔵すると、その後の稼働時や休止時の温度
変化に起因する応力が重畳されて過大な界面応力を生
じ、界面２７や２７′の剥離に至る。この結果、稼働環
境下の水分が界面２７や２７′を通じて半導体装置４０
の内部に浸入し、配線層３，半導体素子２１，チップ抵
抗２２及びチップコンデンサ２３，端子２４，合金材２
５，金属線２６を腐食させ、半導体装置４０の正常な回
路機能を損ねるからである。
【００４３】図９は本発明による一実施例のモールド樹
脂３０と配線樹脂基板１０との一体化物のそり量を示す
クラフである。ここで、基板１０の寸法は２０.５ mm×
３８mm×１.５mm ，トランスファモールドによるモール
ド樹脂３０の厚さは平均２mmである。また、縦軸は基板
１０の長手方向（３８mm）のそり量を表わし、プラスの
値は基板１０側が凸になる形状を、マイナスのそれは基
板１０側が凹になる形状を意味する。更に、横軸はモー
ルド樹脂の熱膨張率を表わしている。一体化物のそり量
は、モールド樹脂３０の熱膨張率が大きくなるにつれプ
ラスの大きな値を示している。この際、基板１０の初期
そり量は２５μｍ（図中の破線）である。
【００４４】図において、モールド後に界面内部応力が
導入されないようにするためには、モールド後の一体化
物のそり量が基板１０の初期そり量に近似させる（望ま
しくは±１０μｍ以内、領域Ｒ）必要がある。このよう
な観点から判断すると、モールド樹脂３０の熱膨張率は
１３.５〜２１ppm／℃ であることが望ましい。
【００４５】しかしながら、本発明者らの各種試験で
は、本発明に係る合金材２５を適用する場合は、熱膨張
率は１４〜２０ppm／℃ の範囲に選択されるのが望まし
いことが判明した。
【００４６】表２は適用したモールド樹脂の熱膨張率と
各種試験による半導体装置の耐久性能の関係を示す。温
度サイクル試験では、半導体装置４０に−５５〜１５０
℃の温度変化を与え、合金材２５の熱疲労破断による回
路機能の劣化状況を追跡している。熱膨張率６〜１３pp
m／℃ の領域及び２５ppm／℃ の場合では、いずれも５
０００回以下の温度サイクルで回路機能の劣化を生じて
いる。これに対し１４〜２０ppm／℃ の範囲では、いず
れの試料も１００００回以上の温度サイクルを与えても
回路機能の劣化は生じていない。
【００４７】
【表２】
【００４８】また、高温高湿バイアス試験では、半導体
装置４０に８５℃，８５％ＲＨの雰囲気ストレスを与
え、更に配線層３−ガラスエポキシ板１間に５００Ｖの
直流電圧を印加して、この間の電気的絶縁劣化状況を追
跡している。熱膨張率１３ppm／℃以下の領域及び２５p
pm／℃ の場合では、いずれも２０００ｈ以下で絶縁劣
化を生じている。これに対し１４〜２０ppm／℃ の範囲
では、いずれの試料も５０００ｈ以上の試験によっても
絶縁劣化は観測されていない。
【００４９】更に、プレッシャークッカ試験では、半導
体装置４０を１２１℃，２気圧の水蒸気雰囲気にさら
し、配線層３の短絡、搭載部品の化学的変質による半導
体装置の回路機能の劣化状況を追跡している。熱膨張率
１１ppm／℃ 以下の領域及び２５ppm／℃ の場合では、
いずれも４００ｈ以下で回路機能の劣化を生じている。
これに対し、１３〜２０ppm／℃ の範囲では、いずれの
試料も５００ｈ以上の試験によっても絶縁劣化は観測さ
れていない。以上の試験を総合的に評価すると、望まし
いモールド樹脂３０の熱膨張率は１４〜２０ppm／℃ の
範囲にあると言える。
【００５０】このように、モールド樹脂３０の熱膨張率
と合金材２５を選択する上記第２及び３の特徴に基づ
き、半導体装置４０に高いはんだ接続信頼性と優れた気
密封止性とを、上記第１の特徴に基づく効果（電磁波遮
蔽性能，電気絶縁性，小型化及び低コスト化）とともに
付与できる。
【００５１】モールド樹脂３０の熱膨張率の調整は、一
般的な手法によることが可能である。すなわち、エポキ
シ樹脂にフェライト粉末とともに熱膨張率調整材として
のガラス，シリカ，アルミナ等のセラミックス粉末を添
加した後、これらを混練して得た組成物がモールド樹脂
３０になり得る。具体的には、セラミックス粉末の添加
量を調整することにより、熱膨張率を制御できる。
【００５２】本発明の半導体装置４０の実施態様によれ
ば、基板１０上に搭載部品２１，２２，２３，２４を合
金材２５により固着し、金属線２６を形成した後、例え
ば樹脂タブレットの予備加熱温度：６５℃，金型温度：
１７５±５℃，金型クランプ力：１００ｔ，モールド圧
力：８０kgｆ／cm2 なる条件下でモールドし、次いで、
１７５±５℃，５ｈの条件下でキュアベークする、いわ
ゆるトランスファモールド法により封止することが可能
である。また、基板１０上に搭載部品２１，２２，２
３，２４を合金材２５により固着し、金属線２６を形成
した後、例えばこれらに塗布したモールド樹脂３０を１
５０℃，２ｈの条件下で硬化熱処理する、いわゆるポッ
ティング法により封止することも可能である。モールド
樹脂３０の寸法精度の制御や量産性、ハンドリングの観
点から比較すれば、半導体装置４０の小型化及び廉価化
にとっては、トランスファモールド法によるのが望まし
い。
【００５３】本発明について、実施例を示してより詳細
に説明する。
【００５４】〔実施例１〕実施例１の半導体装置は、前
述の図１に示した半導体装置４０の構成と同じである。
基板１０はガラスエポキシ板１（面積２０.５mm×３８m
m，厚さ１.５mmのアルミニウム材）と、ガラスエポキシ
板１の一方の主面に配線層３（厚さ７０μｍ，銅材）が
選択形成された積層体からなる。この基板１０上に、半
導体素子２１としてのＳｉからなるパワーＭＯＳ ＦＥ
Ｔ素子、アルミナ基板上に抵抗膜を形成したチップ抵抗
２２及びチタン酸バリウム層と銀層との積層体であるチ
ップコンデンサ２３からなる受動素子と、リン青銅から
なる端子２４とが、Ｓｎ−５ｗｔ％Ｓｂ材からなる合金
材２５（厚さ２０〜１００μｍ）により、導電的及び機
械的に固着されている。また、半導体素子２１と配線層
３の間には金属線（Ａｌ）２６が超音波ボンディングに
よって形成されている。これらの搭載部品２１，２２，
２３，２４、合金材２５，金属線２６や基板１０は、フ
ェライト粉末３２としてのＮｉＦｅ2Ｏ4・ＺｎＦｅ2Ｏ4
が７５ｗｔ％添加され、熱膨張率が１６ppm／℃ に調整
されたエポキシ樹脂からなるモールド樹脂３０（厚さ２
mm）のトランスファモールドにより、気密的に封止され
ている。
【００５５】図１０は、図１の半導体装置４０の内部を
示すブロック図である。半導体装置４０には、半導体素
子２１を駆動させるためのゲート駆動回路６０と、この
ゲート駆動回路６０を制御するためのコントロール部７
０とが内蔵されている。更に半導体装置４０は、共振電
源コントロールＩＣを採用し、耐圧２００ＶのパワーＭ
ＯＳトランジスタ８０を収納しており、小型，高効率，
低ノイズの共振型電源装置、特に共振型ＡＣ／ＤＣコン
バータ電源用として好適である。共振型ＡＣ／ＤＣコン
バータの場合は、スイッチング周波数０.５ＧＨｚ で効
率９０％以上の性能が得られている。これは、（１）過
電流，過電圧保護機能、（２）過熱保護機能、（３）ゲ
ート駆動回路、（４）ソフトスタート機能、（５）特性
の揃った２個のパワーＭＯＳトランジスタを、それぞれ
内蔵していることに基づく。
【００５６】上述したように、半導体装置４０は所定の
回路動作をしている。このことは、モールド樹脂３０に
フェライト粉末３２が添加されてるけれども、モールド
樹脂３０は半導体装置４０の回路機能を損なうほどの電
気絶縁性低下を生じていないことを示唆する。
【００５７】また、図１１は電磁波雑音強度の測定結果
を示すグラフである。曲線Ａは動作状態にある半導体装
置４０の周囲で測定した強度であり、フェライト粉末を
添加しないモールド樹脂を適用した比較例半導体装置
（回路構成，寸法等は、本実施例半導体装置と同一）に
つき同様の方法で測定した雑音強度を基準にして示す。
曲線から、半導体装置４０から放出される雑音の強度
は、比較例半導体装置の場合より大幅に低いことがわか
る。また、曲線Ｂは、半導体装置４０の周囲の近傍で電
磁波雑音を発生させた場合に半導体装置４０の内部に侵
入する電磁波雑音の強度を示す。この場合も、上記比較
例半導体装置の場合を基準にした値で示す。曲線から、
半導体装置４０に侵入する雑音強度は、比較例半導体装
置の場合より大幅に低いことが理解される。
【００５８】以上のように、半導体装置４０には優れた
電磁波遮蔽性能が付与されていることが確認される。
【００５９】図１２はチップ抵抗体はんだ付け部の温度
サイクル試験による熱疲労破断寿命を示すグラフであ
る。図中の小さい□印はモールド樹脂３０を設けない場
合、大きい□印はモールド樹脂３０を設けた場合をそれ
ぞれ表わす。モールド樹脂３０を設けない場合は、温度
サイクルの際の高温−低温間の温度差により破断による
断線サイクル数が変わる。断線サイクル数の下限値点の
包絡直線を求めると、実線が得られる。この実線が非モ
ールド構造の熱疲労破断寿命を表わす。
【００６０】一方、モールド樹脂３０を設けた場合は、
温度差２０５℃（温度サイクル：−５５〜１５０℃）の
条件下でも１１０００回の時点では断線は見られなかっ
た。この点の試験結果に対し、非モールド構造の試験結
果を線形被害則に基づいて適用すると、破線で示す直線
が得られる。この直線が半導体装置４０のチップ抵抗体
２２のはんだ付け部の熱疲労破断寿命と推定される。こ
の寿命特性から、半導体装置４０の実稼働条件（温度
差：７０℃）における破断寿命を見積もると、約４５万
回以上と推定される。
【００６１】このように長い破断寿命が得られたのは、
（１）合金材２５自体が優れた耐熱疲労特性を有してい
ることに加えて、（２）モールド樹脂３０と基板１０と
の一体化界面に内部応力を内蔵せず、外部要因の熱応力
が重畳されてもはんだ付け部に過大な応力が作用しない
ことに基づくものと考えられる。換言すれば、合金材２
５の剛性及び熱歪吸収性と、封止材としてのモールド樹
脂３０の熱膨張率とが整合されていることに基づく。
【００６２】図１３はチップコンデンサはんだ付け部の
温度サイクル試験による熱疲労破断寿命を示すグラフで
ある。図の見方は図１２の場合と同様である。
【００６３】半導体装置４０の実稼働条件（温度差：７
０℃）における、チップコンデンサはんだ付け部の破断
寿命は、１００万回以上と推定される。このように長い
破断寿命が得られた理由は、基本的にチップ抵抗体の場
合と同様である。なお、チップ抵抗体よりチップコンデ
ンサの場合に長い寿命が得られる。これは、チップ抵抗
体（母材：アルミナ）よりもチップコンデンサ（母材：
チタン酸バリウム）の方が、基板１０との熱膨張率の整
合性に優れるためである。
【００６４】図１４はパワーＭＯＳ ＦＥＴ素子搭載部
の温度サイクル試験におけるΔＶDSの推移を示すグラフ
である。ΔＶDSは素子搭載部の熱抵抗に密接に関連する
指標である。図中の曲線Ａは半導体装置４０の場合、曲
線Ｂ，Ｃはそれぞれ熱膨張率が８ppm／℃ 及び２５ppm
／℃ のモールド樹脂を適用した比較例半導体装置の場
合を示している。ただし、合金材２５としては、曲線
Ａ，Ｂ，ＣともＳｎ−５ｗｔ％Ｓｂ材を用いている。
【００６５】曲線Ａでは温度サイクル数が２万回までの
試験で熱抵抗の上昇を示していないのに対して、曲線Ｂ
及びＣでは１５０回以上で熱抵抗の上昇を示している。
このように、本実施例の場合に長い破断寿命が得られた
のは、基本的にチップ抵抗体の場合と同様の理由に基づ
く。逆に、比較例の場合は、モールド樹脂と回路基板と
の一体化界面に内部応力を内蔵するため、外部要因の熱
応力が重畳されて、はんだ付け部に過大な応力が作用す
る。この点が、短い寿命しか得られなかった理由であ
る。
【００６６】〔実施例２〕本実施例２の半導体装置４０
は、次の点を除いて実施例１と同じ構成である。異なる
点は、熱膨張率１６ppm／℃ 以外のエポキシ樹脂からな
るモールド樹脂３０でトランスファモールドして半導体
装置４０を得たことである。表２の耐久性能は、これら
の半導体装置４０の各種試験により得られたものであ
る。
【００６７】〔実施例３〕実施例３の半導体装置４０
は、図１５に示した構成のものである。（ａ）に示すよ
うに、実施例１と同様の手法により製作されたモールド
半導体装置４０ａが、例えばポリイミドフイルムに銅フ
イルム配線を設けた、フレキシブルプリント基板５０
に、当該モールド半導体装置４０ａが備えるスルーホー
ル配線２４ａを介して、例えばＰｂとＳｎを主成分とす
る合金材５１（第２合金材）により固着されているもの
である。そして、モールド半導体装置４０ａは図１に示
した半導体装置４０とほぼ同様の構成であり、内部の回
路基板１０ａ（１０mm×１５mm×０.８mm)上の搭載部品
２１ａ，２２ａ，２３ａ（図示を省略）がＳｎを主成分
としＳｂ，Ａｇ，Ｚｎ，Ｉｎ，Ｃｕ及びＢｉの群から選
択された１種類以上の金属が添加された合金材２５ａ
（第１合金材）によって固着され、搭載部品２１ａ，２
２ａ，２３ａ，２６ａ、合金材２５ａや基板１０ａが、
フェライト粉末としてのＮｉＦｅ2Ｏ4・ＺｎＦｅ2Ｏ4が
７５ｗｔ％添加され、熱膨張率が１６ppm／℃に調整さ
れたエポキシ樹脂からなるモールド樹脂３０ａ（厚さ１
mm）のトランスファモールドにより、気密的に封止され
ている。
【００６８】ここで、モールド半導体装置４０ａの基板
１０ａには、（ｂ）に示すように直径０.４mm の貫通孔
２４ｂが設けられ、貫通孔部分まで延長して設けられた
配線層３ａが設けられ、スルーホール配線２４ａが形成
されている。フレキシブルプリント基板５０は、基材フ
イルムとしてのポリイミド層５０１(厚さ：６０μｍ)，
配線としての銅層５０２（厚さ：３０μｍ），表面被覆
材としてのポリイミド層５０３（厚さ：６０μｍ）がサ
ンドウイッチ状に積層されたものである。モールド半導
体装置４０ａとフレキシブルプリント基板５０は、第２
合金材５１としてのＰｂ−６０ｗｔ％Ｓｎ材によりはん
だ付けされている。以下、このはんだ付け工程を、プリ
ント基板はんだ付けと言う。このプリント基板はんだ付
けでは、プリント基板の所定部にＰｂ−６０ｗｔ％Ｓｎ
材ペーストを印刷した後、スルーホール配線２４ａが位
置的に印刷部に対応するように上記モールド半導体装置
４０ａを配置し、これらを２２０℃に加熱した。
【００６９】したがって、モールド半導体装置４０ａの
内部の搭載部品２１ａ，２２ａ，２３ａの全ての第１固
着部位は、約２３０℃以上の融点（正確には２３２〜24
0℃）を持つＳｎ−５ｗｔ％Ｓｂ材からなる第１合金材
２５ａによる「前作業」であらかじめ固着されている。
そのために、第２合金材５１でモールド半導体装置４０
ａをフレキシブルプリント基板５０に固着する「後作
業」が、第２合金材５１の融点よりも第１合金材２５ａ
の融点よりも低い２２０℃の加熱によって行われても、
第１固着部位の再溶融は生じない。
【００７０】これによって、モールド半導体装置４０ａ
の内の回路定数は、半導体装置４０を得るためのプリン
ト基板はんだ付け工程を経た後であっても変動しない。
即ち、モールド半導体装置４０ａを、少なくとも第１合
金材２５ａよりも融点の低い第２合金材５１によって、
フレキシブルプリント基板５０に固着することにより、
半導体装置４０の熱的変質や性能劣化を防止できる。
【００７１】これに対し、Ｐｂ−６０ｗｔ％Ｓｎ材から
なる第１合金材を用いた場合は、２２０℃のプリント基
板はんだ付け工程において、第１合金材としてのＰｂ−
６０ｗｔ％Ｓｎ材(融点：１８３℃)が再溶融し、装置４
０ａ内の回路定数が変動した。また、Ｐｂ−６０ｗｔ％
Ｓｎ材は、再溶融により１.１６ 倍の体積膨張を生ず
る。この場合には、搭載部品２１ａ，２２ａ，２３ａ、
モールド樹脂３０ａ及び回路基板１０ａで構成される密
閉空間で第１合金材からなる溶融はんだ材が受ける圧力
は、８０kg／mm2 以上に達し、モールド樹脂３０ａは回
路基板１０ａから剥離すると同時に、溶融はんだ材は剥
離間隙を通して流出する。この流出により、配線層３ａ
間は電気的に短絡する。しかし、本実施例モールド半導
体装置４０ａ又は半導体装置４０では、プリント基板は
んだ付け工程で再溶融を生じないため、配線層３ａ間は
短絡しない。
【００７２】一方、例えば融点の高い第１合金材（Ｐｂ
−５ｗｔ％Ｓｎ材）を用いて搭載部品を基板１０ａに固
着するには、３００℃以上の温度に加熱する必要があ
る。この場合は、ガラスエポキシ板１ａの熱劣化によ
り、基板１０ａの絶縁耐力が低下する。
【００７３】しかし本実施例では、上述したように２２
０℃の加熱であって３００℃以上の熱工程を経ないため
ガラスエポキシ板１ａは劣化せず、基板１０ａの電気絶
縁性は保たれる。この点からも、熱的耐久性の向上及び
熱的劣化の防止を図ることができる。
【００７４】〔実施例４〕図１６は二次電池保護回路用
の半導体装置４０の断面模式図及びブロック図である。
基本的な構成は、前記実施例３と同様である。(ａ)に示
すように、モールド半導体装置４０ａがフレキシブルプ
リント基板５０上にＰｂ−６０ｗｔ％Ｓｎ合金材５１
(第２合金材，高さ０.１mm）により固着されている。モ
ールド半導体装置４０ａは、ガラスエポキシ基板１ａに
銅配線３ａを施した樹脂配線基板10ａ上に、集積回路素
子６０１，ポリスイッチ６０２，サーミスタ６０３，Ｆ
ＥＴスイッチ６０４，コンデンサ６０５，６０６がＳｎ
を主成分としＳｂ，Ａｇ，Ｚｎ，Ｉｎ，Ｃｕ及びＢｉの
群から選択された１種類以上の金属が添加された合金材
２５ａ（第１合金材）により固着され、これらの部品６
０１，６０２，６０３，６０４，６０５，６０６、合金
材２５ａや基板１０ａが、フェライト粉末としてのＮｉ
Ｆｅ2Ｏ4・ＺｎＦｅ2Ｏ4が７５ｗｔ％添加され、熱膨張
率が１６ppm／℃に調整されたエポキシ樹脂からなるモ
ールド樹脂３０ａによりトランスファモールド（厚さ
０.８mm）されている。ここで、基板１０ａは７mm×１
５mm×０.８mmなる寸法を有している。また、プリント
基板５０は、図示を省略しているが、基材フィルムとし
てのポリイミド層５０１（厚さ６０μｍ），配線として
の銅層５０２（厚さ３０μｍ），表面被覆材としてのポ
リイミド層５０３（厚さ６０μｍ）がサンドウイッチ状
に積層されている。なお、配線樹脂基板１０ａには、基
板１０ａ上に形成された回路と外部との電気的連絡をす
るための、内部配線２４ｃが設けられている。
【００７５】ここで、モールド半導体装置４０ａは、
(ｂ)に示すように集積回路素子６０１，ポリスイッチ６
０２，サーミスタ６０３，ＦＥＴスイッチ６０４，コン
デンサ６０５，６０６が搭載され、二次電池用保護回路
を構成している。この回路はフレキシブルプリント基板
５０上の配線としての銅層５０２を通して、所定の外部
回路と接続されている。電池収納用金属ケース１０１と
負極端子１１１との間に過放電防止用のＦＥＴ素子６０
４ａ及び過電圧防止用のＦＥＴ素子６０４ｂからなるＦ
ＥＴスイッチ６０４が接続されている。また、サーミス
タ用端子１１２と負極端子１１１との間にサーミスタ６
０３が接続されている。正電極１０４と正極端子１１０
との間にはポリスイッチ６０２が接続されている。ポリ
スイッチ６０２に過電流が流れると発熱によりその抵抗
値が増し、電流が遮断される。したがって、ポリスイッ
チ６０２は過電流及び過熱を防止する。このポリスイッ
チ６０２は、温度が低下すると導通状態に戻る。
【００７６】集積回路素子６０１は、正電極１０４と金
属ケース１０１との間に過電圧が印加されると、ＦＥＴ
素子６０４ｂをオフにする。これにより、過充電が防止
される。また、集積回路素子６０１は、過放電により正
電極１０４と金属ケース101との間の電圧が所定の電圧
より低下すると、ＦＥＴ素子６０４ａをオフにする。こ
れにより、過放電が防止される。更に、集積回路素子６
０１は、正極端子110と負極端子１１１との間が短絡さ
れて過電流が流れると、ＦＥＴ素子６０４ａをオフにす
る。これにより、過電流が防止される。
【００７７】更に、上記保護回路はフェライト粉末添加
のモールド樹脂３０ａにより外部から侵入する電磁波雑
音から保護されているため、この電磁波雑音に基づく上
記保護回路の誤動作によって、二次電池の過放電あるい
は過充電を生ずることはない。
【００７８】上記半導体装置４０は、９mm×２０mm×３
mmと極めて制限された二次電池筐体内のスペースの中に
搭載された。これは、モールド樹脂３０ａを１回のトラ
ンスファモールド工程で形成できる本発明の特徴に基づ
く。
【００７９】〔実施例５〕図１７はＩＣカード用の半導
体装置４０の断面模式図である。モールド半導体装置４
０ａが、シリコーン系接着剤９０によってプラスチック
ＩＣカード１５０と一体化されている。モールド半導体
装置４０ａの基本的な構成は、前記実施例３と同様であ
る。モールド半導体装置４０ａは、概略外寸法９mm×１
０mm×0.58mmと極めて小型化されている。基板１０の裏
面側には電極２４が設けられ、半導体素子２１（ＬＳＩ
チップ）への情報入力及び出力のための役割を担ってい
る。このような半導体装置４０は、電磁波雑音による半
導体素子２１(ＬＳＩチップ)の誤動作を防止できるた
め、情報の正確を期することができる。
【００８０】ところで、本発明は上述の実施例に記述し
た範囲外にも適用され得る。
【００８１】モールド樹脂３０に適用されるエポキシ系
樹脂としては、フィラーとしてSiO2（溶融シリカ，結晶
シリカ）やＺｎＯ粉末を添加したフェノール硬化型エポ
キシ樹脂が用いられる。この場合、フィラーは、所望の
電磁波遮蔽特性，熱膨張率との兼ね合いに応じて、任意
の組成を選択することが可能である。更に、ゴム変性エ
ポキシ樹脂を用いた場合でも、その熱膨張率が１４〜２
０ppm／℃ の範囲に選択される限り、本発明の効果を享
受できる。
【００８２】更に、上記ではトランスファモールド構造
の半導体装置を中心に述べたが、トランスファモールド
構造のみに限定されるものではなく、図１８の本発明の
変形例を示す断面模式図のように、例えば回路を構成す
る全ての搭載部品や配線をポッティングにより樹脂被覆
した場合（ａ）、回路を構成する搭載部品や配線の必要
部を部分的にポッティングにより樹脂被覆した場合
（ｂ）でも本発明を適用することが可能である。
【００８３】図１９は他の変形例を示す半導体装置の断
面模式図である。本変形例の半導体装置４０は、例えば
ガラスエポキシ材を母材とするプリント基板のごとき回
路配線の施された外部回路基板５０に、モールド半導体
装置４０ａが端子２４を介して、第２合金材５１により
固着されているものである。モールド半導体装置40ａ
は、図１に示した半導体装置４０の構成と同様であり、
内部の配線樹脂基板10ａ上の搭載部品２１ａ，２２ａ，
２３ａがＳｎを主成分としＳｂ，Ａｇ，Ｚｎ，Ｉｎ，Ｃ
ｕ及びＢｉの群から選択された１種類以上の金属が添加
された第１合金材２５ａによって固着され、これらの配
線樹脂基板１０ａ，搭載部品及び第１合金材２５ａが、
エポキシ樹脂に３５〜９５ｗｔ％のフェライト粉末が添
加され、熱膨張率が１４〜２０ppm／℃ に調整されたモ
ールド樹脂３０ａで被覆されている。このような構成の
半導体装置４０でも、図１５に示した半導体装置と同様
の効果を得ることが可能である。
【００８４】上記実施例では半導体素子基体としてのＳ
ｉを中心に述べたが、本発明ではこれのみに限定されな
い。例えば、ＧａＡｓ，ＧａＰ，ＳｉＣのごとき化合物
半導体を母材にした半導体素子基体２１が搭載された場
合でも、本発明の効果を享受できる。
【００８５】上述では、９０ｗｔ％以上のＳｎにＳｂ，
Ａｇ，Ｚｎ，Ｉｎ，Ｃｕ及びＢｉの群から選択された１
種類以上の金属が添加された合金材によって部品を固着
した場合に、過酷な稼働及び環境条件のもとでも優れた
接続信頼性を確保できる点を示唆した。しかし、半導体
装置４０の稼働及び環境条件がさほど厳しくない場合に
は、上述の合金材で部品を固着する必要はなく、例えば
銀ペースト接着剤、一般的なＰｂ−Ｓｎ系合金材のよう
な物質で固着されてもよい。
【００８６】
【発明の効果】本発明によれば、電磁的遮蔽機能を有
し、小型化と廉価化を可能にするとともに、はんだ接続
部の耐熱疲労性と気密性に優れる半導体装置を提供でき
る
【図面の簡単な説明】
【図１】本発明による一実施例の半導体装置を示す断面
図である。
【図２】モールド樹脂の構造を示す断面模式図である。
【図３】エポキシ樹脂にフェライト粉末を分散したモー
ルド樹脂の電磁波透過特性を示すグラフである。
【図４】電磁波の透過特性測定法の概略を示す図であ
る。
【図５】エポキシ樹脂に添加するフェライト粉末の量を
変化させた場合のモールド樹脂の電磁波透過特性を示す
グラフである。
【図６】本実施例の半導体装置における端子間の電圧−
電流特性を示すグラフである。
【図７】半導体装置の端子間におけるリーク電流のモー
ルド樹脂中におけるフェライト粉末の添加量依存性を示
すグラフである。
【図８】合金材の熱疲労破壊耐量を示すグラフである。
【図９】本発明による一実施例のモールド樹脂と配線樹
脂基板との一体化物のそり量を示すグラフである。
【図１０】半導体装置の内部を示すブロック図である。
【図１１】電磁波雑音強度の測定結果を示すグラフであ
る。
【図１２】チップ抵抗体はんだ付け部の温度サイクル試
験による熱疲労破断寿命を示すグラフである。
【図１３】チップコンデンサはんだ付け部の温度サイク
ル試験による熱疲労破断寿命を示すグラフである。
【図１４】パワーＭＯＳ ＦＥＴ素子搭載部の温度サイ
クル試験におけるΔＶDS熱抵抗の推移を示すグラフであ
る。
【図１５】他の実施例の半導体装置を説明する断面模式
図である。
【図１６】二次電池保護回路用半導体装置の断面模式図
及びブロック図である。
【図１７】ＩＣカード用半導体装置の断面模式図であ
る。
【図１８】本発明の一変形例を示す半導体装置の断面模
式図である。
【図１９】他の変形例を示す半導体装置の断面模式図で
ある。
【符号の説明】
１，１ａ…ガラスエポキシ板、３，３ａ…配線層、１
０，１０ａ…配線樹脂基板、２１，２１ａ…半導体素
子、２２，２２ａ…チップ抵抗、２３，２３ａ…チップ
コンデンサ、２４…端子，電極、２４ａ…スルーホール
配線、２４ｂ…貫通孔、２４ｃ…内部配線、２５…合金
材、２５ａ…第１合金材、２６，２６ａ…金属線、２
７，２７′…一体化界面、３０，３０ａ…モールド樹
脂、３１…エポキシ樹脂、３２…フェライト粉末、４０
…半導体装置、４０ａ…モールド半導体装置、５０…フ
レキシブルプリント基板，外部回路基板、５１…第２合
金材、６０…ゲート駆動回路、７０…コントロール部、
８０…パワーＭＯＳトランジスタ、９０…接着剤、１０
１…金属ケース、１０４…正電極、１１０…正極端子、
111…負極端子、１１２…サーミスタ用端子、１５０…
ＩＣカード、５０１，５０３…ポリイミド層、５０２…
銅層、６０１…集積回路素子、６０２…ポリスイッチ、
６０３…サーミスタ、６０４…ＦＥＴスイッチ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０５Ｋ 9/00

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体部品、前記部品が固着される配線樹
    脂基板、そして前記部品及び配線樹脂基板の所要部を直
    接被覆するモールド樹脂からなる半導体装置であり、前
    記モールド樹脂は有機樹脂に３５〜９５ｗｔ％のフェラ
    イト粉末を添加したものであり、前記モールド樹脂の熱
    膨張率が１４〜２０ppm／℃ に調整されることを特徴と
    する半導体装置。
  2. 【請求項２】請求項１において、前記部品が前記配線樹
    脂基板に９０ｗｔ％以上のＳｎにＳｂ，Ａｇ，Ｚｎ，Ｉ
    ｎ，Ｃｕ及びＢｉの群から選択された１種類以上の金属
    が添加された合金材によって固着されることを特徴とす
    る半導体装置。
  3. 【請求項３】半導体部品、前記部品が９０ｗｔ％以上の
    ＳｎにＳｂ，Ａｇ，Ｚｎ，Ｉｎ，Ｃｕ及びＢｉの群から
    選択された１種類以上の金属が添加された第１合金材に
    よって固着される配線樹脂基板、そして前記部品及び配
    線樹脂基板の所要部を直接被覆するモールド樹脂を有
    し、前記モールド樹脂は有機樹脂に３５〜９５ｗｔ％の
    フェライト粉末を添加し、熱膨張率が１４〜２０ppm／
    ℃ に調整された組成物であるモールド半導体装置が、
    前記第１合金材よりも融点の低い第２合金材によって外
    部の回路基板に固着されることを特徴とする半導体装
    置。
  4. 【請求項４】請求項１ないし３のいずれか１項におい
    て、前記配線樹脂基板はガラスエポキシ又はポリイミド
    又はエポキシからなる樹脂板又はフィルムの主面上に配
    線層が形成されたものであり、前記モールド樹脂はエポ
    キシ樹脂に一般式ＭＦｅ2Ｏ4又はＭＯ・ｎＦｅ2Ｏ3（た
    だし、Ｍは２価金属、ｎは整数）で示される物質からな
    る前記フェライト粉末が添加された組成物であることを
    特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217221A (ja) * 2004-01-30 2005-08-11 Sony Corp 半導体パッケージ及びその製造方法
JP2014116409A (ja) * 2012-12-07 2014-06-26 Denso Corp 電子装置
US9274006B2 (en) 2012-08-08 2016-03-01 Nec Tokin Corporation Infrared sensor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217221A (ja) * 2004-01-30 2005-08-11 Sony Corp 半導体パッケージ及びその製造方法
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