JPH114001A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH114001A
JPH114001A JP17109897A JP17109897A JPH114001A JP H114001 A JPH114001 A JP H114001A JP 17109897 A JP17109897 A JP 17109897A JP 17109897 A JP17109897 A JP 17109897A JP H114001 A JPH114001 A JP H114001A
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JP
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Patent type
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film
region
silicon
metal element
tft
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JP17109897A
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Japanese (ja)
Inventor
Setsuo Nakajima
Naoaki Yamaguchi
Shunpei Yamazaki
節男 中嶋
直明 山口
舜平 山崎
Original Assignee
Semiconductor Energy Lab Co Ltd
株式会社半導体エネルギー研究所
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Abstract

PROBLEM TO BE SOLVED: To improve the heat resisting property of an aluminum gate electrode by having a structure in which crystal is grown from a source and drain region, containing high density of a metal element in which the crystallization of silicon is promoted by an active layer, to a channel forming region. SOLUTION: After a pattern, which becomes the base of the gate electrode where a titanium film 102 and an aluminum film 103 are formed, has been formed on a glass substrate 101, a gate insulating film 106 and an amorphous silicon film 107 are formed. Besides, a mask consisting of silicon oxide film is formed, and a state, wherein a nickel element is retained coming in contact with the surface, is obtained. Then, the above-mentioned amorphous silicon film 107 is crystallized by heat treatment. At that time, the growth of crystal makes progress from the region where the nickel element comes in contact, and a crystal grain boundary is formed by the collision of the tip parts of the growth of crystal from the left and the right sides. As a result, a high degree of mobility can be obtained by coinciding the axis in crystal growth direction and the axis in moving direction of the carrier in TFT movement. Also, the irregularity of characteristics of the TFT a number of which are formed on the same substrate, can be suppressed.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本明細書で開示する発明は、 BACKGROUND OF THE INVENTION The invention disclosed in this specification,
ボトムゲイト型の薄膜トランジスタに関する。 On the bottom gate type of thin film transistor. またその作製方法に関する。 Also it relates to a manufacturing method thereof.

【0002】 [0002]

【従来の技術】ガラス基板や石英基板上に形成された珪素膜を活性層として用いた薄膜トランジスタ(以下TF BACKGROUND ART thin film transistor using a silicon film formed on a glass substrate or a quartz substrate as an active layer (hereinafter TF
Tと称する)が知られている。 Referred to as T) it has been known.

【0003】薄膜トランジスタの形式はいくつかあるが、現状において最も実用化が進んでいるのは、ボトムゲイト型の薄膜トランジスタである。 [0003] There are several thin film transistor forms, the most practical is progressing at present is a bottom gate type thin film transistor.

【0004】生産性を考慮した場合、作製工程の一部や設計ルール、さらには製造装置を共有することができるボトムゲイト型のTFTを今後においても開発していくことが好ましい。 [0004] In consideration of productivity, a part or the design rule of a manufacturing process, it is preferable to further continue also developed in the future a bottom gate type TFT that can share a manufacturing apparatus.

【0005】ボトムゲイト型の薄膜トランジスタは、基板側からゲイト電極─ゲイト絶縁膜─珪素膜でなる活性層と構成されている。 [0005] bottom gate type thin film transistor is configured as the active layer from the substrate side becomes at the gate electrode ─ gate insulating film ─ silicon film.

【0006】活性層を構成する珪素膜としては、一般に非晶質珪素膜が利用されている。 [0006] Examples of the silicon film forming the active layer, typically amorphous silicon film is utilized. しかし、より高い性能を得るためには結晶性珪素膜を用いることが好ましい。 However, in order to obtain higher performance, it is preferable to use a crystalline silicon film.

【0007】結晶性珪素膜を得る手段としては、非晶質珪素膜をレーザー光の照射により結晶化させる技術が多用されている。 [0007] As a means for obtaining a crystalline silicon film, a technique is crystallized by laser light irradiation of an amorphous silicon film is frequently used.

【0008】また、結晶化技術として加熱による方法も知られているが、ボトムゲイト型には利用されていない。 Further, there is known a method by heating the crystallization technique, not utilized in the bottom gate type.

【0009】これは、ゲイト電極を形成後に加熱が行われる工程順序になるので、ゲイト電極材料の拡散等が懸念されるからである。 [0009] Since this will process the order in which heating is performed after forming the gate electrode, because diffusion of the gate electrode material is concerned.

【0010】しかし、得られる結晶性珪素膜の質や作製工程の安定性といた点からは、レーザー光の照射による方法よりも加熱による方法の方が好ましい。 [0010] However, from the point had a stability of quality and manufacturing process of the crystalline silicon film obtained, preferably towards the method by heating than the method by irradiation of a laser beam.

【0011】 [0011]

【発明が解決しようとする課題】ゲイト電極としては、 As a gate electrode The object of the invention is to solve the above-
低抵抗を有するアルミニウムを利用することが非常に好ましい。 It is highly preferred to use aluminum having a low resistance.

【0012】しかし、電極材料にアルミニウムを利用した場合には、活性層の結晶化や活性化の際に加わる熱の影響でアルミニウムが拡散したり、ヒロックやウィスカーと呼ばれる突起物が形成されてしまうという問題がる。 [0012] However, when using aluminum as the electrode material, or diffuse aluminum under the influence of heat applied upon crystallization and activation of the active layer, protrusions called hillocks and whiskers from being formed problem of want.

【0013】特にボトムゲイト型のTFTの場合には、 [0013] In particular, in the case of the bottom gate type of TFT is,
ゲイト電極を最初に形成し、その後に活性層を形成するので、各工程において加わる熱の影響が問題となる。 A gate electrode formed first, because it forms a subsequent active layer, the influence of heat becomes a problem applied at each step.

【0014】本明細書で開示する発明は、ボトムゲイト型のTFTにおいて、活性層に結晶性珪素膜を用いた構成を提供することを課題とする。 [0014] invention disclosed herein, the bottom gate TFT, and the an object of the present invention to provide a structure using a crystalline silicon film on the active layer.

【0015】 [0015]

【課題を解決するための手段】本明細書で開示する発明の一つは、ゲイト電極と、前記ゲイト電極上を覆って形成されたゲイト絶縁膜と、前記ゲイト絶縁膜上に形成された結晶性珪素膜でなる活性層と、を有し、前記活性層はソース及びドレイン領域からチャネル形成領域へと結晶成長した構造を有し、前記ソース及びドレイン領域には、前記チャネル形成領域よりも珪素の結晶化を助長する金属元素が高濃度に含まれていることを特徴とする。 One of the inventions disclosed herein SUMMARY OF THE INVENTION comprises a gate electrode, wherein the gate conductive exquisite a gate insulating film covering, formed on the gate insulating film crystal has an active layer made of a gender silicon film, wherein the active layer has a crystal growth structure to channel forming region of the source and drain regions, the source and drain regions, the silicon than the channel formation region wherein the metal element for promoting crystallization is contained at a high concentration.

【0016】上記構成において、珪素の結晶化を助長する金属元素としてはニッケルを利用することが最も好ましい。 In the above structure, most preferable to use nickel as a metal element for promoting crystallization of silicon.

【0017】また珪素の結晶化を助長する金属元素としては、Fe、Co、Ru、Rh、Pd、Os、Ir、P [0017] As the metal element for promoting crystallization of silicon, Fe, Co, Ru, Rh, Pd, Os, Ir, P
t、Cu、Auから選ばれた元素を利用することができる。 t, Cu, can be used an element selected from Au.

【0018】また、結晶性珪素膜の代わりに珪素とゲルマニウムとの化合物膜を利用することもできる。 [0018] It is also possible to use a compound film of silicon and germanium in place of the crystalline silicon film.

【0019】他の発明の構成は、基板上にゲイト電極を形成する工程と、前記ゲイト電極上にゲイト絶縁膜を形成する工程と、前記ゲイト絶縁膜上に非晶質珪素膜を成膜する工程と、前記ゲイト電極上方の前記非晶質珪素膜上にマスクを形成する工程と、前記マクスを利用し前記非晶質珪素膜に珪素の結晶化を助長する金属元素を導入する工程と、加熱処理を施し、前記非晶質珪素膜において、前記金属元素が導入された領域から前記マスク下部の領域への結晶成長を行わす工程と、前記マスクを利用して前記金属元素が導入された領域に燐のドーピングを行う工程と、加熱処理を施し、前記燐のドーピングが行われた領域に当該金属元素を集中させる工程と、を有することを特徴とする。 [0019] According to another aspect of the present invention is formed and forming a gate electrode on a substrate, forming a gate insulating film on the gate electrode, an amorphous silicon layer on the gate insulating film a step, a step of forming a mask on the gate electrode over the amorphous silicon film, a step of introducing a metal element which promotes crystallization of silicon in the amorphous silicon film by using the Makusu, subjected to heat treatment, wherein the amorphous silicon film, a step of to perform crystal growth from the metal element is introduced area to the mask bottom area, the metal element has been introduced by use of the mask and performing doping of phosphorus in the region subjected to heat treatment, characterized in that it and a step of concentrating the metal element in the doping of the phosphorus is performed region.

【0020】 [0020]

【発明の実施の形態】図1に示すようにガラス基板10 DESCRIPTION OF THE PREFERRED EMBODIMENTS Glass substrates as shown in FIG. 1 10
1上にチタン膜102とアルミニウム膜103とで積層されたゲイト電極の基となるパターンを形成する。 1 to form a pattern underlying the stacked gate electrode and the titanium film 102 and the aluminum film 103 on. (図1(A)) (FIG. 1 (A))

【0021】次にチタン膜102をサイドエッチングする。 [0021] Next, the titanium film 102 to side etching. (図1(B)) (FIG. 1 (B))

【0022】これは、後の工程において、このサイドエッチングが行われた領域に陽極酸化物を充填するためである。 [0022] This is because, in a later step, in order to fill the anodic oxide region where the side etching has been performed. 即ち、アルミニウムパターンの縁の下部にまで陽極酸化を行わせるためである。 That is because to perform anodic oxidation until the bottom of the aluminum pattern edges.

【0023】次に加熱処理を行い、アルミニウムパターン103の表面にヒロックやウィスカーを意図的に発生させる。 [0023] Then heat treatment is performed intentionally generate hillocks and whiskers on the surface of the aluminum pattern 103. 即ち、アルミニウムの以上成長により突起物の形成を意図的に行う。 That is, intentionally performing the formation of projections by more aluminum growth. こうすることにより、後の工程におけるヒロックやウィスカーの発生を抑制する。 Thereby, suppressing the occurrence of hillocks and whiskers in a subsequent step.

【0024】ヒロックやウィスカーが発生するのは、アルミニウム膜中に存在する原子分布の不均一性や残留応力に起因する。 [0024] The hillocks and whiskers are generated, due to the heterogeneity and residual stress of the atoms distribution present in the aluminum film. 従って、一旦ヒロックやウィスカーを発生させておくことにより、後の工程において、ヒロックやウィスイカーが発生することを抑制することができる。 Therefore, by once to generate hillocks and whiskers, in a later step, it is possible to prevent the hillock or Wisuika occurs.

【0025】次にアルミニウムパターン103を陽極とした陽極酸化を行い、陽極酸化膜105を形成する。 [0025] Then the aluminum pattern 103 performs anodic oxidation an anode, to form an anodic oxide film 105. この際、残存するアルミニウムパターン100の周辺の縁の部分の下部(図1(B)に工程でサイドエッチングされた部分)にまで陽極酸化が進行する。 In this case, anodic oxidation proceeds until the bottom edge portion of the periphery of the aluminum pattern 100 remaining (side etched portion in the step in FIG. 1 (B)).

【0026】この後に図1(D)に示すようにゲイト絶縁膜106、非晶質珪素膜107を成膜する。 [0026] forming a gate insulating film 106, an amorphous silicon film 107 as shown in FIG. 1 (D) after this.

【0027】さらに図2(B)に示すように酸化珪素膜でなるマスク110を形成し、11で示されるようにニッケル元素111が表面に接して保持された状態を得る。 Furthermore a mask 110 made of a silicon oxide film as shown in FIG. 2 (B), obtain a state in which nickel element 111 is held in contact with the surface as shown by 11.

【0028】そして、非晶質珪素膜107を加熱処理により結晶化させる。 [0028] Then, it is crystallized by heat treatment the amorphous silicon film 107. この際、結晶成長がニッケル元素が接した領域から進行し、図3(A)の112で示される部分で左右からの結晶成長の先端部が衝突し、結晶粒界が形成される。 At this time, crystal growth proceeds from the area in contact is nickel, the tip portion of the crystal growth collides from right and left portion indicated by 112 in FIG. 3 (A), the crystal grain boundary is formed.

【0029】この結晶成長が横成長と呼ばれるものえ、 [0029] For example what this crystal growth is called a lateral growth,
結晶成長方向の結晶構造が連続しており、その方向へのキャリアの移動は欠陥や準位の影響を受けにくいものとすることができる。 The crystal structure of the crystal growth direction and is continuous, the movement of carriers in that direction can be made less susceptible to defects and levels.

【0030】具体的には、上記結晶成長方向の軸とTF [0030] More specifically, of the crystal growth direction axis and TF
T動作時のキャリアに移動方向との軸とを一致させることで、高移動度を得ることができる。 By matching the axis of the moving direction T during operation of the carrier, it is possible to obtain high mobility. 例えば、Nチャネル型で100cm 2 /Vs以上といような高移動度を有するTFTを容易に得ることができる。 For example, it is possible to obtain a TFT having a 100 cm 2 / Vs or more and odd high mobility N-channel type easily.

【0031】また、同一基板上にTFTを多数同時に形成した場合に、各TFTのチャネル形成領域において、 Further, in the case of forming simultaneously a large number of TFT on the same substrate, in the channel formation region of each TFT,
結晶粒界が112で示される部分に常に形成されるので、各TFTの特性にバラツキが発生することを抑制することができる。 Since the crystal grain boundary is always formed in the portion indicated by 112, it is possible to suppress a variation occurs in the characteristics of the TFT.

【0032】 [0032]

【実施例】 【Example】

〔実施例1〕図1及び図2に本実施例の作製工程を示す。 It shows a manufacturing process according to this embodiment Example 1 FIGS. まずガラス基板101上にゲイト電極を作製する。 Producing a gate electrode on a glass substrate 101 first.

【0033】基板としては、石英基板や絶縁膜を成膜した半導体基板や金属基板を利用することができる。 [0033] As the substrate, it is possible to use a semiconductor substrate or a metal substrate by forming a quartz substrate or an insulating film. これらの基板を総称して絶縁表面を有する基板という。 Collectively these substrates as the substrate having an insulating surface.

【0034】ここではまず、ガラス基板上にチタン膜を20nmの厚さにスパッタ法でもって成膜し、さらにチタンを0.2 重量%含有させたアルミニウム膜を400n [0034] Let us first on a glass substrate with a sputtering method a titanium film with a thickness of 20nm was formed, further 400n an aluminum film containing 0.2 wt% of titanium
mの厚さにスパッタ法でもって成膜する。 With a sputtering method to a thickness of m is formed.

【0035】次に得られたチタン膜とアルミニウム膜との積層膜をパターニングし、図1(A)に示すパターンを得る。 [0035] Next, the resulting patterning a stacked film of a titanium film, an aluminum film, to obtain a pattern shown in FIG. 1 (A). 即ち、チタン膜パターン102とアルミニウム膜パターン103とは積層されたパターンを得る。 In other words, to obtain a laminated pattern titanium film pattern 102 and the aluminum film pattern 103.

【0036】このパターンを得るには、ドライエッチング法を用い、しかもテーパーエッチングを実施することで、図示されるような側面が傾斜したテーパー形状を有するパターンを得る。 [0036] To obtain this pattern, using a dry etching method, moreover by implementing a taper etching, to obtain a pattern having a tapered side surface as illustrated is inclined.

【0037】この状態で400℃、1時間の加熱処理を不活性雰囲気中で行う。 [0037] 400 ° C. In this state, a heat treatment is performed for one hour in an inert atmosphere. この加熱処理は以下の作用を得るために行う。 This heat treatment is performed to obtain the following effects. (1)チタン膜の作用によるアルミニウムの結晶化。 (1) crystallization of aluminum by the action of the titanium film. (2)アルミニウム表面にヒロックやウィスカーを意図的に発生させる。 (2) intentionally generate hillocks and whiskers on the aluminum surface.

【0038】(1)は、結晶構造を強固にすることで、 [0038] (1), by which to strengthen the crystal structure,
後の工程においてヒロックやウィスカーが発生することを抑制するために効果がある。 It is effective to prevent the hillocks and whiskers are generated in a later step. また、耐熱性を高めるために効果がある。 Further, there is an effect to enhance the heat resistance.

【0039】(2)は、この段階でヒロックやウィスカーを発生させておくことで、後の工程においてヒロックやウィスカーが発生することを抑制することに効果がある。 [0039] (2), by allowed to hillocks and whiskers at this stage, hillocks and whiskers in a later step is effective in suppressing the occurrence.

【0040】これは、ヒロックやウィスカーが発生する要因の一つに、アルミニウム中に存在する応力や組成の不均一性があり、上述するように一旦ヒロックやウィスカーを発生させると、この残留応力や組成の不均一性が緩和されるからである。 [0040] This is one of the factors that hillocks and whiskers are generated, there is non-uniformity of stress and composition present in the aluminum, once to generate hillocks and whiskers as described above, the residual stress Ya non-uniformity of the composition is from is relaxed.

【0041】次にチタン膜パターン102を選択にエッチングできるウエットエッチング法を用いて、チタン膜102をサイドエッチングする。 [0041] Next, using a wet etching method can be etched to select a titanium film pattern 102, is side-etched titanium film 102. こうして側面がエッチングされ、面積が縮小したチタン膜のパターン104を得る。 Thus side is etched to obtain a pattern 104 of the titanium film area is reduced. (図1(B)) (FIG. 1 (B))

【0042】次に、アルミニウム膜でなるパターン10 Next, a pattern 10 consisting of an aluminum film
3を陽極とした陽極酸化法を用いてアルミウム膜でなるパターンの露呈した表面に陽極酸化膜105を形成する。 Forming an anodic oxide film 105 on the surface of the exposed pattern made by Arumiumu film by anodic oxidation method in which an anode 3. (図1(C)) (FIG. 1 (C))

【0043】この際における陽極酸化は、アルミニウムパターンの外側と内側に向かって進行する。 The anodic oxidation in this case, traveling toward the outside and inside of the aluminum pattern. また、チタン膜のサイドエッチングされた部分も陽極酸化膜が形成され、酸化アルミニウム膜によって埋められた状態となる。 Further, the side etching portions of the titanium film is also anodic oxide film is formed in a state of being filled with the aluminum oxide film.

【0044】こうしてゲイト電極100を形成する。 [0044] Thus, to form the gate electrode 100. なお、この工程において、陽極酸化膜は、その総成長距離が100nmとなるようにする。 Incidentally, in this step, the anodic oxide film, the total growth distance is made to be 100 nm.

【0045】ゲイト電極としては、チタンナイトライド、タンタルナイトライド、タンタルとタンタルナイトライドの積層体、タングステンシリサイド層とN型珪素層との積層体等の材料を用いることができる。 [0045] As the gate electrode, it is possible to use titanium nitride, tantalum nitride, laminates of tantalum and tantalum nitride, the material of the laminate such as of tungsten silicide layer and the N-type silicon layer.

【0046】図1(C)に示す状態を得たら、図1 [0046] After obtaining the state shown in FIG. 1 (C), FIG. 1
(D)に示すようにゲイト絶縁膜となる酸化珪素膜10 The silicon oxide film 10 serving as a gate insulating film as shown in (D)
6を成膜する。 6 is formed. この酸化珪素膜106はプラズマCVD The silicon oxide film 106 by a plasma CVD
法でもって500nmの厚さに成膜する。 Have by law is deposited to a thickness of 500nm. この際、酸化珪素膜106と陽極酸化膜105との積層膜がゲイト絶縁膜となることに注意する。 In this case, a laminated film of a silicon oxide film 106 and the anodic oxide film 105 is noted that the gate insulating film.

【0047】次に減圧熱CVD法を用いて、非晶質珪素膜107を50nmの厚さに成膜する。 [0047] Next, using the low pressure CVD method, forming an amorphous silicon film 107 to a thickness of 50nm. (図1(D)) (FIG. 1 (D))

【0048】次に酸化珪素膜108をプラズマCVD法により150nmの厚さに成膜し、さらにレジストマスク109を形成する。 [0048] Then, a silicon oxide film 108 was formed to a thickness of 150nm by plasma CVD, further forming a resist mask 109. (図2(A)) (FIG. 2 (A))

【0049】レジストマスク109は、ゲイト電極パターンをマスクとした基板の裏面側からの露光により形成する。 The resist mask 109 is formed by exposure from the back side of the substrate in which the gate electrode pattern as a mask. この工程は自己整合的に行うことができるので、 This step can be carried out in a self-aligned manner,
新たなマスクを配置する必要がない。 There is no need to place a new mask.

【0050】次に図2(B)に示すようにレジストマスク109を利用して酸化珪素膜108をパターニングする。 [0050] Next, using the resist mask 109 as shown in FIG. 2 (B) patterning the silicon oxide film 108. こうして、酸化珪素膜でなるパターン110を得る。 This gives a pattern 110 made of a silicon oxide film.

【0051】図2(B)に示す状態を得たら、重量換算で10ppmのニッケル濃度に調整されたニッケル酢酸塩溶液を塗布する。 [0051] After obtaining the state shown in FIG. 2 (B), applying a nickel acetate solution adjusted to a nickel concentration of 10ppm by weight is. こうして、111で示されるようにニッケル元素が表面に接して保持された状態が得られる。 Thus, a state in which nickel element as shown is held in contact with the surface 111 can be obtained. (図2(C)) (FIG. 2 (C))

【0052】この状態においては、酸化珪素膜でなるマスク110が配置されている部分において、ニッケル元素が非晶質珪素膜108の表面に接しておらず、その他の領域では接している状態が得られる。 [0052] In this state, in the portion where the mask 110 made of a silicon oxide film is disposed, nickel element is not in contact with the surface of the amorphous silicon film 108, obtained state in contact in other areas It is. (図2(C)) (FIG. 2 (C))

【0053】ニッケルの導入方法としては、CVD法、 [0053] As the method for introducing the nickel, CVD method,
スパッタ法、イオン注入法、ガス吸着法、プラズマ処理等の方法を利用することができる。 A sputtering method, an ion implantation method, it is possible to utilize a gas adsorption method, a method of plasma treatment.

【0054】結晶化を助長する金属元素としては、ニッケルを利用することが最も好ましいいが他にFe、C [0054] As the metal element for promoting crystallization, Fe Most preferred bur others utilize nickel, C
o、Ru、Rh、Pd、Os、Ir、Pt、Cu、Au o, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au
から選ばれた元素を利用することができる。 It is possible to use an element selected from.

【0055】この状態で次に550℃、4時間の加熱処理を窒素雰囲気中で施す。 [0055] subjecting then 550 ° C. In this state, a heat treatment for 4 hours in a nitrogen atmosphere. この加熱処理は、抵抗加熱式のヒータを備えた加熱炉を用いて行う。 The heat treatment is performed using a heating furnace having a resistance heating type heater.

【0056】この加熱処理を施すことにより、非晶質珪素膜はニッケル元素の作用により結晶化する。 [0056] By performing the heat treatment, the amorphous silicon film is crystallized by the action of nickel element. この際、 On this occasion,
ニッケル元素の拡散に従い、図3(A)の矢印に従う方向にニッケル元素の拡散が生じ、それに従って結晶化が進行する。 According diffusion of nickel, diffusion occurs of nickel element in a direction according to the arrow in FIG. 3 (A), the crystallization proceeds accordingly.

【0057】また、112で示す部分には、両側からの結晶成長が衝突して結晶粒界が形成される。 [0057] Also, the portion indicated by 112, the crystal grain boundary is formed crystal growth from both sides collide.

【0058】こうして、ニッケル元素が接して保持された結晶化され、さらにその領域からニッケル元素が接していなかった領域へと結晶成長が進行した状態が得られる。 [0058] Thus, a crystallized held in contact is nickel, crystal growth advanced state is obtained further to the area not in contact is nickel from that region.

【0059】なおこのような結晶化の方法は、結晶粒界が常に112で示される領域の中間に形成されるので、 It should be noted how such crystallization, because it is formed in the middle of the area where the crystal grain boundary is always indicated at 112,
多数の素子を形成した場合における素子特性のバラツキを抑制するのに有効となる。 It is effective to suppress variations in device characteristics at the time of forming a large number of elements.

【0060】次に図3(B)に示すように燐のドーピングを行う。 [0060] Then performing doping of phosphorus as shown in Figure 3 (B). このドーピングは、被ドーピング領域をソース及びドレイン領域とするための条件でもって行う。 The doping is carried out with a condition for the object to be doped region and the source and drain regions.

【0061】ここでは、ドーピング手段としてプラズマドーピング法を用いる。 [0061] In this case, using a plasma doping method as a doping means. ドーピング手段としては、イオン注入法を用いてもよい。 The doping unit may be by ion implantation.

【0062】この工程では、珪素膜の露呈した領域に燐がドーピングされる。 [0062] In this step, phosphorus is doped into the exposed regions of the silicon film. 即ち、図3(B)の113及び1 In other words, 113 and 1 shown in FIG. 3 (B)
14の領域に燐がドーピングされる。 Phosphorus is doped in the 14 region of.

【0063】次に550℃、2時間の加熱処理を窒素雰囲気中において行う。 [0063] Then 550 ° C., a heat treatment for 2 hours carried out in a nitrogen atmosphere. この工程では、矢印で示されるように115の領域から113及び114の領域へとニッケル元素が移動する。 In this step, nickel element moves to 113 and 114 region from 115 regions of the as indicated by arrows. 即ち、115の領域に存在するニッケル元素が113及び114の領域へとゲッタリングされる。 That is, the nickel element existing in the region of 115 is gettered to the regions 113 and 114. (図3(C)) (FIG. 3 (C))

【0064】この工程は、500℃〜650℃の範囲から選択された温度で行うことが好ましい。 [0064] This step is preferably carried out at a temperature selected from the range of 500 ° C. to 650 ° C.. これは、この温度範囲以下だとニッケル元素の拡散は鈍くなり、またこの温度範囲以上だとアルミニウムがもたないからである。 This is the that it temperature range below the diffusion of the nickel elements dull, and because no aluminum have that it beyond this temperature range.

【0065】燐とニッケルは、NiP、NiP 2 、Ni [0065] phosphorus and nickel, NiP, NiP 2, Ni
2 Pといったように多様な結合状態を有し、またその結合状態は非常に安定したものとなる。 As such 2 P have a variety of coupling conditions, also its binding state becomes very stable. (それらの結合体の融点は900℃以上である) (Melting point of these conjugates is 900 ° C. or higher)

【0066】また燐が拡散するのに必要な温度は800 [0066] The temperature required to diffuse phosphorus 800
℃程度以上である。 ℃ is greater than or equal to about.

【0067】従って、上記の加熱処理においては、ニッケルが活発に移動し、また燐とニッケルが結合し、動かない状態が得られる。 [0067] Accordingly, in the heat treatment described above, nickel actively move, also phosphorus and nickel bound, immobile state is obtained. (図3(C)) (FIG. 3 (C))

【0068】そして、燐とニッケルが分解せず、また燐が移動しないから、結果として燐にニッケルが取り込まれた状態、即ち燐にニッケルがゲッタリングされた状態が得られる。 [0068] Then, phosphorus and nickel does not decompose, and because phosphorus is not moved, the state in which nickel phosphorus was captured, that is, a state in which nickel phosphorus is gettered results.

【0069】換言すると、115の領域のニッケル濃度が減少し、113と114の領域のニッケル濃度が増加する状態が得られる。 [0069] In other words, it decreases the nickel concentration in the region of 115, a state in which the nickel concentration of 113 and 114 of the region increases obtained.

【0070】ここでニッケル元素がゲッタリングされた領域115、即ちニッケル元素が除去された領域115 [0070] Here, region 115 nickel element is gettered, or region 115 which nickel element has been removed
が、後にTFTのチャネル領域となる。 But the channel region of the TFT later.

【0071】また、ニッケル元素をゲッタリングした領域113と114、即ちニッケル元素が集中した領域1 [0071] The region 1 and region 113 gettering nickel element 114, i.e., the nickel element is concentrated
13と114がソース及びドレイン領域となる。 13 and 114 serves as the source and drain regions. また、 Also,
115が後にチャネル形成領域となる。 115 becomes the channel formation region later. (図3(C)) (FIG. 3 (C))

【0072】次にチタン膜とアルミニウム膜とチタン膜との積層膜でなる図示しない金属膜をスパッタ法でもって成膜する。 [0072] Next, a metal film (not shown) made of a laminated film of a titanium film, an aluminum film and a titanium film with a sputtering method. ここでは、成膜方法としてスパッタ法を用い、各膜厚は、チタン膜を100nm、アルミニウム膜を400nmとする。 Here, a sputtering method was used as the film forming method, each film thickness, the titanium film 100 nm, an aluminum film with 400 nm.

【0073】そしてこの金属膜をパターニングすることにより、ソース電極115、ドレイン電極116を形成する。 [0073] Then, by patterning the metal film to form a source electrode 115, drain electrode 116. そしてさらにこのパターニングされた金属電極をマスクとして露呈した半導体膜をパターニングし、図3 And further the patterned metal electrodes by patterning the semiconductor film exposed as a mask, Figure 3
(D)に示す状態を得る。 A state shown in (D).

【0074】こうしてNチャネル型のTFTが完成する。 [0074] Thus, N-channel type of TFT is completed. またPチャネル型のTFTを作製するのであれば、 Also if for making P-channel TFT, and the
図3(C)の加熱処理の後にドーピングされた燐を打ち消し、P型を呈するようにボロンのドーピングを行い、 Figure 3 counteracts the doped phosphorus after heat treatment (C), performs a boron doping to exhibit P-type,
113、114の領域をP型に反転させればよい。 The 113 and 114 region of it is sufficient to invert the P-type.

【0075】この場合、ゲッタリングを行った後に11 [0075] In this case, after the gettering 11
3、114の領域をP型に反転させる工程を行うことになる。 The area of ​​3,114 will be a step of reversing the P-type.

【0076】また、ゲッタリングを行った前に113、 [0076] Also, before you make a getter ring 113,
114の領域をP型に反転させる工程を行ってもよい。 The 114 areas of may be performed the step of reversing the P-type.

【0077】本発明者らの基礎実験によれば、一旦燐がドーピングされた領域にさらに高ドーズ両でもってボロンをドーピングしてもゲッタリングの効果が減ずることなく、むしろより高い効果を得られることが判明している。 [0077] According to basic experiments of the present inventors, obtained without the higher effect rather subtracting the effect of gettering be doped with boron with even higher dose both in the region once the phosphorus-doped it has been found.

【0078】〔実施例2〕実施例1においては、図3 [0078] In Example 2 Example 1, FIG. 3
(A)に示す工程において、加熱処理を加熱炉を用いて行う例を示した。 In the step (A), a shows an example in which by using a heating furnace to heat treatment. 本実施例では、この加熱処理をRTA In this embodiment, RTA the heat treatment
と呼ばれる強光の照射による加熱手段を用いて行う。 Carried out using a strong light heating means by irradiation with called.

【0079】RTAは、ランプから照射される赤外光をミラーで集光させて照射することにより、被照射領域を600℃〜800℃という温度に短時間で昇温させ、被照射領域に加熱処理を施す手段である。 [0079] RTA, by irradiating by focusing the infrared light emitted from the lamp by the mirror, allowed to warm for a short time the irradiated area to a temperature of 600 ° C. to 800 ° C., heating the irradiated region process, which is a means for performing.

【0080】この加熱処理は、光が被照射領域に吸収される現象を利用しているので、昇温を短時間で行うことができ、被照射領域の加熱処理を短時間で完了させることができる。 [0080] This heat treatment, because light is utilized a phenomenon that is absorbed in the irradiated area, it is possible to perform the Atsushi Nobori in a short time, it is completed in a short time heat treatment of the irradiated region it can. 具体的には、1分〜10分程度の加熱処理で図3(A)に示す結晶化を行うことができる。 Specifically, it is possible to perform the crystallization shown in FIG. 3 (A) by heat treatment for about 1 minute to 10 minutes.

【0081】なお、実施例1に示すような加熱処理と本実施例に示すようなランプ照射によるRTAとを組み合わせてもよい。 [0081] Note that may be combined with the RTA by lamp irradiation as shown in the heat treatment and the embodiment shown in Example 1.

【0082】〔実施例3〕本実施例は、実施例1の作製工程を改良したものである。 [0082] Example 3 This embodiment is an improvement of the manufacturing process of Example 1. 本実施例では、図2(A) In this embodiment, FIG. 2 (A)
に示す作製工程におけるレジストマスク109の形成方法として、フォトマスクを用いた場合の例である。 As a method of forming the resist mask 109 in the manufacturing process shown in an example in the case of using a photomask.

【0083】本実施例の場合、マスク数が増えるという作製工程上のデメリットがあるが、従来から多用されているフォトマスクを用いたフォトリソグラフィー工程を利用するので、工程の安定性という点では有利である。 [0083] In this embodiment, there is a disadvantage in the manufacturing process that the number of masks is increased, since Use a photolithographic process using a photomask is often used conventionally, advantageous in terms of process stability it is.

【0084】〔実施例4〕本実施例は、実施例1に示す作製工程において、結晶化の方法を異ならせた場合の例である。 [0084] Example 4 This example, in the manufacturing process shown in embodiment 1, an example of the case having different crystallization method.

【0085】実施例1では、図2(B)に示すマスク1 [0085] In Example 1, the mask 1 shown in FIG. 2 (B)
10を配置しない状態で、非晶質硅素膜107の表面の全体にニッケル元素を導入する。 10 with no place to introduce nickel on the entire surface of the amorphous silicon film 107.

【0086】こうした場合、図3(A)におけるような特異な結晶成長(横成長)は発生しない。 [0086] In such cases, unique crystal growth as in Figure 3 (A) (lateral growth) does not occur. 即ち、特定の領域から横成長が進行するようなことはない。 That is, there is no such thing as the lateral growth proceeds from a specific area.

【0087】この場合、膜全体において、局所局所から結晶成長が進行するような状態が得られる。 [0087] In this case, the entire film, the state is obtained that progresses crystal growth from the local topical.

【0088】〔実施例5〕本実施例は、実施例1に示す構成において、TFTのしきい値を制御するために図1 [0088] Example 5 This example, in the structure shown in Embodiment 1, FIG. 1 in order to control the threshold value of the TFT
(D)に示す非晶質珪素膜107の成膜時に膜中にB B in the film during the formation of the amorphous silicon film 107 shown in (D)
(ボロン)添加する場合の例である。 (Boron) is an example of a case of adding.

【0089】この場合、非晶質珪素膜107の成膜を行う際の原料ガス中にジボラン(B 26 )を微量に添加すればよい。 [0089] In this case, diborane (B 2 H 6) may be added in trace amounts to the raw material gas during the film formation of the amorphous silicon film 107.

【0090】またドーピングの方法として、プラズマドーピング法やイオン注入法を利用してもよい。 [0090] Also as a method of doping, may be using a plasma doping method or an ion implantation method.

【0091】〔実施例6〕本実施例は、実施例1に示す作製工程において、非晶質珪素膜107の代わりにゲルマニウムを含有した非晶質珪素膜(珪素を主成分とした非晶質珪素膜)を用いる場合の例である。 [0091] Example 6 This example, in the manufacturing process shown in Example 1, mainly composed of amorphous silicon film (silicon containing germanium in place of the amorphous silicon film 107 amorphous it is an example of a case of using a silicon film).

【0092】珪素を主成分とする非晶質珪素膜は、Si [0092] amorphous silicon film composed mainly of silicon, Si
X Ge 1-X (0.5 <X<1)で示される。 Represented by X Ge 1-X (0.5 < X <1).

【0093】本実施例では、ゲルマニウムを5原子%含有させる。 [0093] In this example, the inclusion of germanium 5 atomic%. 非晶質珪素膜中にゲルマニウムを含有させると、その含有量により、得られるTFTのしきい値を制御することができる。 The inclusion of germanium in the amorphous silicon film, by its content, it is possible to control the threshold of the resulting TFT.

【0094】ゲルマニウムを含有した非晶質珪素膜を成膜する方法としては、原料ガスとして、シランとゲルマンとを用いたプラズマCVD法や減圧熱CVD法、さらにはスパッタ法を用いればよい。 [0094] As a method of forming an amorphous silicon film containing germanium as a source gas, silane and germane and the plasma CVD method or a low pressure thermal CVD method using, more may be used sputtering.

【0095】〔実施例7〕本実施例は、Pチャネル型のTFTとNチャネル型のTFTとを同時に作製する場合の例である。 [0095] Example 7 This example is an example of a case of fabricating a P-channel type TFT and N channel TFT at the same time. 本実施例に示す作製工程は、例えばCMO Manufacturing process of this embodiment is, for example, CMO
S回路の作製工程に応用することができる。 It can be applied to the manufacturing process of the S circuits.

【0096】図4〜図9に本実施例の作製工程を示す。 [0096] A manufacturing process of this embodiment 4-9.
まず図4(A)に示すようにガラス基板401上にチタン膜パターン402とアルミニウム膜パターン404でなるゲイト電極を形成する。 First formed gate electrode made of a titanium film pattern 402 and the aluminum film pattern 404 on a glass substrate 401 as shown in FIG. 4 (A). また同時にチタン膜パターン403とアルミニウム膜パターン405でなるゲイト電極を形成する。 Also forming a gate electrode made of a titanium film pattern 403 and the aluminum film pattern 405 at the same time.

【0097】ここで左側のゲイト電極がPチャネル型のTFTのゲイト電極となる。 [0097] Here, the left side of the gate electrode becomes a gate electrode of the P-channel of the TFT. また、右側のゲイト電極がNチャネル型のTFTとなる。 Further, the right of the gate electrode is an N-channel type of the TFT. 即ち、左側にPチャネル型TFT、右側にNチャネル型のTFTを作製することになる。 That is, making a N-channel type TFT in the left P-channel type TFT, the right.

【0098】こうして図4(A)に示す状態を得る。 [0098] Thus, a state shown in FIG. 4 (A). 次にチタン膜のパターン402と403をアルミニウム膜パターン404と405をマスクとしてサイドイッチングする。 Then a pattern 402 and 403 of the titanium film side switch bridging the aluminum film pattern 404 and 405 as a mask.

【0099】こうして図4(B)の406で例示されるようにアルミニウム膜パターンの周辺部の下部において、チタン膜パターンがエッチングされた状態が得られる。 [0099] Thus in the lower part of the peripheral portion of the aluminum film pattern as illustrated in FIG. 4 (B) 406, the state where a titanium film pattern is etched is obtained.

【0100】次にアルミニウム膜パターン404と40 [0100] Then the aluminum film pattern 404 40
5とを陽極とした陽極酸化を行うことにより、図4 And 5 by performing anodic oxidation to the anode, 4
(C)に示す状態を得る。 A state shown in (C). ここで、407及び408が陽極酸化膜でなる。 Here, 407 and 408 are made of anodized film.

【0101】図4(C)に示されるように陽極酸化膜は、アルミニウム膜パターンの下部においても進行する。 [0102] anodic oxide film as shown in FIG. 4 (C) also proceeds in the lower part of the aluminum film pattern. 図では、チタン膜が除去された部分におけるアルミニウム膜下部からの陽極酸化をやや強調して記載してある。 In the figure, it is described anodic oxidation of the aluminum film lower at a portion where the titanium film is removed slightly emphatically.

【0102】次に図5(A)に示すように酸化珪素膜4 [0102] Next Fig silicon oxide as shown in (A) film 4
09をプラズマCVD法でもって成膜する。 09 is deposited with a plasma CVD method. さらに非晶質珪素膜410を減圧熱CVD法で成膜する。 Further, an amorphous silicon film 410 is deposited by low pressure thermal CVD.

【0103】次にガラス基板の裏面側からの露光技術を利用し、酸化珪素膜パターン411と412を形成する。 [0103] Then using the exposure technique from the back surface side of the glass substrate, a silicon oxide film pattern 411 and 412. さらにニッケル酢酸塩溶液を塗布し、413で示されるようにニッケル元素が表面に接して保持された状態を得る。 Further coated with a nickel acetate solution to obtain a state in which nickel element is held in contact with the surface as indicated by 413. (図5(B)) (FIG. 5 (B))

【0104】次に550℃、4時間の加熱処理を窒素雰囲気中において行うことにより、非晶質珪素膜を結晶化させる。 [0104] Then 550 ° C., a heating treatment was performed at 4 hours in a nitrogen atmosphere to crystallize the amorphous silicon film.

【0105】この結晶化は、図5(C)の矢印で示されるように結晶成長が進行したものとなる。 [0105] This crystallization becomes the crystal growth as indicated by the arrows shown in FIG. 5 (C) has progressed. この加熱処理は、500℃〜600℃の温度で行うことが好ましい。 This heat treatment is preferably performed at a temperature of 500 ° C. to 600 ° C..
これは、この温度以上ではアルミニウムが耐えられず、 This is not withstand aluminum at this temperature or higher,
またこの温度以下では、結晶化の作用が得られないからである。 Further below this temperature is because the action of the crystallization can not be obtained.

【0106】次に燐のドーピングを行う。 [0106] and then carry out the doping of phosphorus. この工程は、 This process,
Nチャネル型TFTのソース及びドレイン領域を形成するための条件でもって行えばよい。 It may be performed with the conditions for forming the source and drain regions of the N-channel type TFT.

【0107】この工程においては、図6(A)に示すように601、602、603の領域に燐のドーピングが行われる。 [0107] In this step, doping of phosphorus is carried out in the region of 601, 602 and 603 as shown in FIG. 6 (A).

【0108】次に600℃、1時間の加熱処理を窒素雰囲気中において行う。 [0108] Then 600 ° C., a heat treatment of 1 hour performed in a nitrogen atmosphere. この工程において、604及び6 In this step, 604 and 6
06の領域から燐がドーピングされた601、602、 601, 602 phosphorus-doped from 06 of the region,
603の領域へとニッケル元素の移動が行われる。 Movement of the nickel element is performed to 603 region of. (図6(B)) (FIG. 6 (B))

【0109】即ち、604及び605の領域に存在するニッケル元素が601、602、603の領域にゲッタリングされる。 [0109] That is, the nickel element existing in the region of 604 and 605 is gettered to the regions of 601, 602 and 603.

【0110】なお、604、605の領域が後にTFT [0110] In addition, TFT after the area of ​​604 and 605
のチャネル形成領域となる。 The channel forming region.

【0111】次に図7に示すようにレジストマスク70 [0111] Then the resist mask 70 as shown in FIG. 7
1を配置する。 To place the 1. そして今度は、ボロンのドーピングを行う。 And now, do the doping of boron. この際、左側のTFT部分には、先に燐がドーピングされた領域に重ねてボロンがドーピングされる。 At this time, the TFT portion on the left side, boron is doped superimposed above phosphorus is doped in the region. 即ち、702及び703の領域に燐に重ねてボロンがドーピングされる。 That is, boron is doped to overlap the phosphorus in the region of 702 and 703.

【0112】このボロンのドーピングは、先にドーピングされた燐の影響を打ち消し、P型に導電型が反転するような条件でもって行う。 [0112] Doping of the boron is previously cancel the effect of the doped phosphorus is carried out with the conditions such as conductivity type is inverted to P-type. 即ち、先の燐のドーピング(図6(A)の工程)時にN型となった領域をP型に反転させる条件でもって行う。 That is, it carried out with the conditions for inverting the region became at N-type (step of FIG. 6 (A)) doped in the previous phosphorus P type.

【0113】ドーピングの終了後、レジストマスク70 [0113] After the doping of the end, resist mask 70
1を除去する。 To remove the 1. そして、レーザー光の照射を行うことにより、ドーピングが行われた領域のドーピング時における損傷のアニールとドーパントの活性化とを行う。 Then, performed by performing laser light irradiation, the activation annealing and dopant damage during the doping of the doping is performed region. この工程は強光の照射によって行ってもよい。 This step may be performed by irradiation of intense light.

【0114】こうして、P型の領域702、703、N [0114] In this way, P-type region 702,703, N
型の領域704、705が形成される。 -type regions 704 and 705 are formed.

【0115】ここで、P型の領域702、703は、ボロンと燐とが重ねてドーピングされたものとなっている。 [0115] Here, P-type regions 702 and 703 has a one boron and the phosphorus doped superimposed. この領域においては、ボロンは導電型を決定する役割を有し、燐がニッケルをゲッタリングする機能を担っている。 In this region, boron has a role in determining the conductivity type, phosphorus plays the function of gettering nickel.

【0116】他方、704、705のN型の領域では、 [0116] On the other hand, in the region of the N-type of 704 and 705,
燐が導電型を決定する役割と、ニッケルをゲッタリングする役割との両方を担っている。 And roles phosphorus determining the conductivity type, plays both the role of gettering nickel.

【0117】図7において、P型の領域702がPチャネル型TFTのソース領域となる。 [0117] In FIG. 7, P-type region 702 serves as the source region of the P-channel type TFT. また703がPチャネル型TFTのドレイン領域となる。 The 703 is the drain region of the P-channel type TFT.

【0118】そして、N型の領域704がNチャネル型TFTのドレイン領域となる。 [0118] Then, a region 704 of N-type as the drain region of the N-channel type TFT. また、N型の領域705 In addition, N-type region 705
がNチャネル型TFTのソース領域となる。 There becomes a source region of the N-channel type TFT.

【0119】次に図8に示すように金属膜801をスパッタ法でもって成膜する。 [0119] Next, the film formation with the metal film 801 by sputtering as shown in FIG. この金属膜801は、チタン膜とアルミニウム膜とチタン膜との積層膜でもって構成される。 The metal film 801 is constituted with a laminate film of a titanium film, an aluminum film and a titanium film.

【0120】次に図9に示すように金属膜801をパターニングし、901、902、903、904で示されるパターンを得る。 [0120] then patterning the metal film 801 as shown in FIG. 9, to obtain a pattern indicated by 901, 902, 903, and 904.

【0121】ここで、901がPチャネル型TFTのソース電極、902がPチャネル型TFTのドレイン電極となる。 [0121] Here, 901 a source electrode of the P-channel type TFT, 902 is the drain electrode of the P-channel type TFT.

【0122】また、903がNチャネル型TFTのドレイン電極、904がNチャネル型TFTのソース電極となる。 [0122] Further, 903 a drain electrode of the N-channel type TFT, 904 is the source electrode of the N-channel type TFT.

【0123】金属膜801を利用して各電極901〜9 [0123] using the metal film 801 each electrode 901-9
04を形成したら、それらの電極をマスクとして、露呈した珪素膜(各TFTのソース及びドレイン領域)をエッチングする。 04 After the formation, their electrodes as a mask to etch the exposed the silicon film (the source and drain regions of each TFT). こうして、図9に示すようにPチャネル型TFT(PchTFTと記載)とNチャネル型TFT Thus, (described as PchTFT) P-channel type TFT as shown in FIG. 9 and N-channel type TFT
(NchTFTと記載)とを同一基板上に同時に形成することができる。 (Described as NchTFT) and can be simultaneously formed on the same substrate.

【0124】〔実施例8〕本実施例は、実施例7の作製工程を改良した場合の例である。 [0124] Example 8 In the present Example is an example in which improved manufacturing process of Example 7. 本実施例は、Pチャル型TFTとなる領域には、ゲンタリング用の燐のドーピングと導電型決定用(チャネル型決定用)のボロンのドーピングが行われ状態であって、かつNチャル型TFT This embodiment, in a region where the P Virtual type TFT, a state doped been conducted boron for doping and conductivity determining phosphorus for Genta ring (channel type decision), and N Virtual type TFT
となる領域には、ゲンタリング用でありかつ導電型決定用の燐のドーピングが行われ状態でゲッタリング用の加熱処理を行うことを特徴とする。 To become region, and performing a heat treatment for gettering in a state is performed doping of phosphorus for it and the conductive type determination is for Genta ring.

【0125】まず実施例7に示す作製工程に従って図6 [0125] First, FIG accordance manufacturing process shown in Example 7 6
(A)に示す状態を得る。 A state shown in (A). この状態を図10(A)に示す。 This state is shown in FIG. 10 (A). この段階では、後にチャネル領域となる領域以外の領域601、602、603に燐がドーピングされたものとなる。 At this stage, the phosphorus in the region 601, 602 and 603 other than the region to be the channel region becomes doped later.

【0126】次にレジストマスク701を配置し、Nチャネル型TFTとなるべき領域をマスクする。 [0126] Then a resist mask 701 is arranged to mask a region that becomes the N-channel type TFT. (図10 (Fig. 10
(B)) (B))

【0127】そしてボロンのドーピングを行う。 [0127] and carry out the doping of boron. このドーピングは、702、703の領域の導電型をN型からP型へと反転させる条件でもって行う。 This doping is performed with the condition that reverses to P-type conductivity type regions 702 and 703 from the N-type. 換言すれば、7 In other words, 7
02、703の領域に先にドーピングされた燐のドーパントとしての影響力を打ち消し、ボロンの影響力を発揮させる条件でもって行う。 In the region of 02,703 to cancel the influence of the phosphorus dopant doped earlier, he performed with the condition to exert influence boron.

【0128】こうして、P型の領域702、703を得る。 [0128] Thus, to obtain a P-type regions 702 and 703. またN型の領域704、705を得る。 The obtained N-type region 704 and 705.

【0129】ドーピングの終了後、レジストマスク70 [0129] After the doping of the end, resist mask 70
1を除去する。 To remove the 1. そして、レーザー光の照射を行うことにより、ドーピングがなされた領域の損傷の回復とドーパントの活性化とを行う。 Then, by performing laser light irradiation is performed and an activation of the recovery and dopant damage doping is made regions.

【0130】この工程は、赤外線ランプの照射による方法(RTA法)によって行ってもよい。 [0130] This step may be carried out by the method (RTA method) by irradiation with an infrared lamp.

【0131】本実施例においては、P及びNチャネル型TFTのソース及びドレイン領域の導電型を決定するドーパントのドーピングが終了した時点において、結晶化に利用したニッケルのゲッタリングは行わなず、Nチャネル型TFTのソース及びドレイン領域の導電型を決定するドーパント(ボロン)をドーピングした後にニッケルのゲッタリングを行う。 [0131] In this embodiment, at the time when the doping of the dopant determining the conductivity type of the source and drain regions of the P and N-channel type TFT is completed, the gettering of nickel utilized for the crystallization is not a performed, N after doped with dopant (boron) for determining the conductivity type of the source and drain regions of the channel TFT performs nickel gettering.

【0132】図10に示す状態を得たら、さらにレジストマスク701を除去し、さらに被ドーピング領域へのアニールが終了したら、次に550℃、1時間の加熱処理を行い、ニッケル元素のゲッタリングを行う。 [0132] After obtaining the state shown in FIG. 10, when further a resist mask 701 is removed, ends further annealing to the doped region, then 550 ° C., subjected to a heat treatment of 1 hour, the gettering of nickel element do.

【0133】即ち、図11に示すように後にチャネル領域となる604の領域から702及び703の領域へとニッケル元素のゲッリングを行う。 [0133] That is, the Gerringu of nickel element and to the area of ​​the region from 702 and 703 of the 604 serving as a channel region after as shown in FIG. 11. また同時に後にチャネル領域となる605の領域から704及び705の領域へとニッケル元素のゲッリングを行う。 Also performing Gerringu of nickel element and to the area from the region of the channel region 605 704 and 705 after the same time.

【0134】ここで、702及び703の領域には、燐がまずドーピングされ、さらに重ねてボロンがドーピングされているが、この状態の領域では、燐のみがドーピングされた704や705の領域に比較してさらに高い効率でもってゲッタリングが進行する。 [0134] Here, the 702 and 703 region of phosphorus is first doped, although boron is further superimposed is doped, in the region of this state, comparison only phosphorus in the region of the doped 704 and 705 gettering is to proceed with a higher efficiency.

【0135】基礎的な実験によれば、ボロンのみのドーピングを行った領域では、ゲッタンリングは全く進行しない。 [0135] According to the basic experiment, in an area subjected to doping of boron only, Gettanringu does not proceed at all. しかし、燐とボロンを重ねてドーピングした領域では、燐のみをドーピングした領域に比較して高い効率でもってもってゲッタリングが進行する。 However, in a region doped overlapped phosphorus and boron, the gettering proceeds with with high compared phosphorus only doped region effectively. (この要因は明らかではない) (This factor is not clear)

【0136】こうして、Pチャネル型TFT(PTF [0136] In this way, P-channel type TFT (PTF
T)のソース領域702、チャネル形成領域604、ドレイン領域703を得る。 The source region 702 of the T), the channel forming region 604, to obtain a drain region 703. ここで、チャネル領域604 Here, the channel region 604
は、ソース領域702とドレイン領域703にニッケルがゲッタリングされ、ニッケル濃度が低下したものとなっている。 The nickel is gettered to the source region 702 and drain region 703, the nickel concentration and is obtained by reduction.

【0137】また、Nチャネル型TFT(NTFT)のソース領域705、チャネル形成領域605、ドレイン領域704を得る。 [0137] The source region 705 of the N-channel type TFT (NTFT), a channel forming region 605, to obtain a drain region 704. ここで、チャネル領域605は、ソース領域705とドレイン領域704にニッケルがゲッタリングされ、ニッケル濃度が低下したものとなっている。 Here, the channel region 605, a nickel source region 705 and drain region 704 is gettered, the nickel concentration and is obtained by reduction.

【0138】図11に示す状態を得たら、図8及び図9 [0138] After obtaining the state shown in FIG. 11, FIGS. 8 and 9
に示す作製工程を経て、1枚のガラス基板上にPチャネル型TFTとNチャネル型TFTとを形成した構成を得る。 Through the manufacturing steps shown in, obtain a structure which is formed a P-channel type TFT and N channel TFT on a single glass substrate.

【0139】本実施例に示す構成を採用した場合、動作に敏感なチャネル領域中におけるニッケル元素濃度を低くすることができるので、ニッケルがTFTの動作に悪影響を与えることを抑制することができる。 [0139] When employing the structure of this embodiment, it is possible to reduce the nickel concentration in the sensitive channel in the region in operation, can be nickel suppressed from adversely affecting the operation of the TFT.

【0140】〔実施例9〕本実施例は、実施例1に示す作製工程を改良した場合の例である。 [0140] EXAMPLE 9 This example is an example of a case where the improved manufacturing process shown in Example 1. ここでは、ニッケルのゲッタリングを2段階に渡り行うことを特徴とする。 Here, and performs over the gettering of nickel in two steps.

【0141】まず図1に示す作製工程に従って、図1 [0141] First in accordance with manufacturing steps shown in FIG. 1, FIG. 1
(D)に示す状態を得る。 A state shown in (D). 即ち、非晶質珪素膜107を成膜する段階までを得る。 That is, obtaining up to the stage of forming an amorphous silicon film 107.

【0142】次に図12(A)に示すように酸化珪素膜でなるマスク1201を配置する。 [0142] Then place the mask 1201 made of a silicon oxide film as shown in FIG. 12 (A). そして燐のドーピングを行い、図12(B)の1202、1203の領域に燐のドーピングを行う。 Secondly, the doping of phosphorus, performing doping of phosphorus in the region of 1202 and 1203 in FIG. 12 (B).

【0143】この燐のドーピングは、ソース/ドレインの形成には寄与せず、ニッケルのゲッタリングのためにのみ行われる。 [0143] Doping of the phosphorus does not contribute to formation of the source / drain is performed only for the gettering of nickel.

【0144】次に600℃、1時間の加熱処理を窒素雰囲気中において行う。 [0144] Then 600 ° C., a heat treatment of 1 hour performed in a nitrogen atmosphere. この工程においては、図12 In this process, FIG. 12
(C)に示すように1204の領域に存在するニッケル元素が1202、1203の領域にゲッタリングされる。 Nickel element existing in the region of 1204 as shown in (C) is gettered into the region of 1202 and 1203. この工程は、酸化珪素膜でなるマスク1201を配置した状態で行う。 This step is performed in the state in which the mask 1201 made of a silicon oxide film.

【0145】次に酸化珪素膜でなるマスク1201をマスクとして露呈した珪素膜をエッチングする。 [0145] Next, etching the exposed silicon film a mask 1201 made of a silicon oxide film as a mask. 即ち、ゲッタリングサイトなった1202、1203の領域をエッチングする。 In other words, to etch the area of ​​1202 and 1203 that became the gettering site.

【0146】こうすることにより、1204の領域(この領域が後にTFTの活性層となる)のニッケル元素濃度を低減することができる。 [0146] Thus, it is possible to reduce the nickel concentration in the region of 1204 (this region becomes an active layer of the TFT later).

【0147】後は、1204の領域を利用して、図2 [0147] After, using the area of ​​1204, as shown in FIG. 2
(A)以下の作製工程に従ってTFTを作製する。 Manufacturing a TFT according to (A) the following manufacturing process.

【0148】本実施例で示す作製工程を採用した場合、 [0148] When employing the manufacturing steps shown in this embodiment,
図12(C)に示す工程での活性層となるべき領域からのニッケル元素のゲッタリングと、図3(C)に示す工程でのソース/ドレイン領域へのチャネル形成領域からのニッケル元素のゲッタリングとが行われる。 12 gettering of nickel element from the region that becomes the active layer in the step of (C), the getter the nickel element from the channel formation region of the source / drain region in the step shown in FIG. 3 (C) and the ring is made.

【0149】このような工程を採用することにより、ニッケル元素の影響をより徹底的に排除することができる。 [0149] By adopting such a process, it is possible to more thoroughly eliminate the influence of the nickel element.

【0150】〔実施例10〕本実施例は、実施例1(または実施例10)に示す構成において、ゲイト電極の構造を改良した場合の例である。 [0150] Example 10 This example, in the structure shown in Example 1 (or Example 10), an example in which an improved structure of the gate electrode.

【0151】ここでは、Nチャネル型のTFTのゲイト電極として珪素を用いた場合の例を示す。 [0151] Here, an example of a case of using silicon as a gate electrode of the N-channel type of the TFT.

【0152】まず、図14(A)に示すようにガラス基板101上にN型を有する珪素膜を減圧熱CVD法で成膜し、それをパターニングすることにより、1401で示されるパターンを形成する。 [0152] First, a silicon film having a N-type on a glass substrate 101 as shown in FIG. 14 (A) is formed by low pressure thermal CVD method, by patterning it to form a pattern indicated by 1401 . このパターン1401がゲイト電極となる。 The pattern 1401 is the gate electrode.

【0153】そしてゲイト電極1401上にゲイト絶縁膜として酸化珪素膜106を、プラズマCVD法でもって成膜する。 [0153] Then on the gate electrode 1401, a silicon oxide film 106 as a gate insulating film, forming a film with a plasma CVD method. さらに非晶質珪素膜107を減圧熱CVD Further pressure thermal CVD amorphous silicon film 107
法でもって成膜する。 Have by law to deposit.

【0154】さらに酸化珪素膜108を成膜し、基板の裏面側からの露光によりレジストマスク109を形成する。 [0154] Further, a silicon oxide film 108 is deposited, a resist mask 109 by the exposure from the rear surface side of the substrate. (図14(A)) (FIG. 14 (A))

【0155】次にレジストマスク109を用いて酸化珪素膜でなるマスク110を形成し、図14(B)に示す状態を得る。 [0155] Next, using the resist mask 109 to form a mask 110 made of a silicon oxide film, a state shown in FIG. 14 (B).

【0156】次にレジストマスク109を除去し、ニッケル酢酸溶液を塗布することにより、111で示されるようにニッケル元素が表面に接して保持された状態を得る。 [0156] Then removing the resist mask 109, by applying a nickel acetate solution to obtain a state in which nickel element is held in contact with the surface as indicated by 111. こうして図14(C)に示す状態を得る。 Thus, a state shown in FIG. 14 (C).

【0157】次に加熱処理を行うことにより、非晶質珪素膜107を図15(A)に示すように結晶化させる。 [0157] Next, by performing heat treatment, the amorphous silicon film 107 is crystallized as shown in FIG. 15 (A).
ここでは、630℃、4時間の加熱を窒素雰囲気中において行うことより上記結晶化を行う。 Here, 630 ° C., performing the crystallization from performing the heating for 4 hours in a nitrogen atmosphere.

【0158】この工程での加熱処理は、ゲイト電極に耐熱性の高い珪素材料を用いることから、ガラス基板の耐熱温度によってその上限が制限される。 [0158] heat treatment in this step, since the use of a highly heat-resistant silicon material to the gate electrode, the upper limit is limited by the heat resistance temperature of the glass substrate.

【0159】例えば、基板として石英基板を用いた場合には、さらに加熱温度を高くすることができる。 [0159] For example, in the case of using a quartz substrate as the substrate, it is possible to further increase the heating temperature.

【0160】結晶化が終了したら、図15(B)に示すように燐のドーピングをプラズマドーピング法を用いて行う。 [0160] After the crystallization is completed is performed using the plasma doping method of doping phosphorus as shown in FIG. 15 (B). この工程では、113、114の領域に燐のドーピングが行われる。 In this step, doping of phosphorus is carried out in the region of 113 and 114.

【0161】次に600℃、2時間の加熱処理を窒素雰囲気中において行う。 [0161] Then 600 ° C., a heat treatment for 2 hours carried out in a nitrogen atmosphere. この加熱処理工程では、115の領域に存在するニッケル元素が113、114の領域にゲッタリングされる。 In this heat treatment step, the nickel element existing in the region of 115 is gettered to the regions of 113 and 114. (図15(C)) (FIG. 15 (C))

【0162】次にソース電極115、ドレイン電極11 [0162] Next, the source electrode 115, drain electrode 11
6を形成する。 6 to the formation. そしてこの電極を利用して、露呈した半導体領域をエッチングし、図15(D)に示す状態を得る。 And by using this electrode, the exposed the semiconductor region is etched, a state shown in FIG. 15 (D).

【0163】ゲイト電極の材料としては、タンタルやタンタルとタンタルナイトライドの積層体、さらには各種シリサイド材料や金属材料を利用することができる。 [0163] As the material of the gate electrode, the laminate of tantalum and tantalum and tantalum nitride, and further can use various suicide material or a metal material.

【0164】〔実施例11〕本実施例では、他の実施例で開示したようなTFTを利用した半導体装置の例を示す。 [0164] In Example 11 This embodiment shows an example of a semiconductor device using a TFT as disclosed in other embodiments.

【0165】図13(A)に示すのは、携帯型の情報処理端末である。 [0165] Shown in FIG. 13 (A) is a portable information processing terminal. この情報処理端末は、本体2001にアクティブマトリクス型の液晶ディスプレイまたはアクティブマトリクス型のELディスプレイを備え、さらに外部から情報を取り込むためのカメラ部2002を備えている。 The information processing terminal includes a camera portion 2002 for including the active matrix liquid crystal display or an active matrix type EL display of the main body 2001, incorporate further information from the outside.

【0166】カメラ部2002には、受像部2003と操作スイッチ2004が配置されている。 [0166] The camera section 2002, an image receiving portion 2003 and an operation switch 2004 is located.

【0167】情報処理端末は、今後益々その携帯性を向上させるために薄く、また軽くなるもと考えられている。 [0167] information processing terminal, is considered Moto becomes thinner, also lightly in order to improve more and more the mobile in the future.

【0168】このような構成においては、アクティブマトリクス型のディスプレイ2005が形成された基板上周辺駆動回路や演算回路や記憶回路がTFTでもって集積化されることが好ましい。 [0168] In such a configuration, it is preferable that the active matrix type substrate on the peripheral driver circuit display 2005 is formed and arithmetic circuits and storage circuits can be integrated with in TFT.

【0169】図13(B)に示すのは、ヘッドマウントディスプレイである。 [0169] Shown in FIG. 13 (B) is a head-mounted display. この装置は、アクティブマトリクス型の液晶ディスプレイやELディスプレイ2102を本体2101に備えている。 The device includes a liquid crystal display or EL display 2102 of the active matrix type in the body 2101. また、本体2101は、バンド2103で頭に装着できるようになっている。 In addition, the body 2101 is adapted to be mounted on the head by a band 2103.

【0170】図13(C)に示すのは、カーナビゲーション装置である。 [0170] Shown in FIG. 13 (C) is a car navigation device. この装置は、本体2201に液晶表示装置2202と操作スイッチ2203を備え、アンテナ2204で受診した信号によって、地理情報等を表示する機能を有している。 The device includes an operation switch 2203 and the liquid crystal display device 2202 to the body 2201, the signals received by the antenna 2204 has a function of displaying geographical information or the like.

【0171】図13(D)に示すのは、携帯電話である。 [0171] The shown in FIG. 13 (D) is a mobile phone. この装置は、本体2301にアクティブマトリクス型の液晶表示装置2304、操作スイッチ2305、音声入力部2303、音声出力部2302、アンテナ23 The device, a liquid crystal display device 2304 of the active matrix type in the body 2301, operation switches 2305, an audio input portion 2303, an audio output portion 2302, an antenna 23
06を備えている。 It is equipped with a 06.

【0172】また、最近は、(A)に示す携帯型情報処理端末と(D)に示す携帯電話とを組み合わせたような構成も商品化されている。 [0172] Further, recently, also configured commercialized as a combination of a mobile phone shown in the portable information processing terminal shown in (A) (D).

【0173】図13(E)に示すのは、携帯型のビデオカメラである。 [0173] The shown in FIG. 13 (E) is a portable video camera. これは、本体2401に受像部240 This is, an image receiving portion in the main body 2401 240
6、音声入力部2403、操作スイッチ2404、アクティブマトリクス型の液晶ディスプレイ2402、バッテリー2405を備えている。 6, an audio input portion 2403, operation switches 2404, and a liquid crystal display 2402, a battery 2405 of the active matrix type.

【0174】図13(F)に示すのは、プロジェクシン型の液晶表示装置である。 [0174] The shown in FIG. 13 (F) is a Purojekushin type liquid crystal display device. この構成は、本体2501に光源2502、アクティブマトリクス型の液晶表示装置2503、光学系2504を備え、装置の外部に配置されたスクリーン2505に画像を表示する機能を有している。 This arrangement includes a light source 2502 to the body 2501, an active matrix type liquid crystal display device 2503, an optical system 2504, and has a function of displaying an image on a screen 2505 disposed outside of the device.

【0175】ここでは、液晶表示装置としては、透過型ものもでも反射型のものでも利用することができる。 [0175] Here, as the liquid crystal display device, but also transmissive ones be of a reflective type can be utilized.

【0176】また、(A)〜(E)に示す装置では、液晶表示装置の代わりにEL素子を利用したアクティブマトリクス型のディスプレイを用いることもできる。 [0176] In the apparatus shown in (A) ~ (E), it is also possible to use an active matrix display using an EL element instead of the liquid crystal display device.

【0177】 [0177]

【発明の効果】本明細書に開示する発明を採用することで、ボトムゲイト型のTFTのゲイト電極としてアルミニウムを利用した場合における問題を解決することができる。 Effects of the Invention By employing the invention disclosed herein, it is possible to solve the problems in the case of using the aluminum as a gate electrode of the bottom gate type of a TFT. 具体的には、加熱処理による結晶化を採用することができ、また作製プロセス中に加熱が行われてしまうような場合にも対応することができる。 Specifically, it is possible to employ a crystallization by heat treatment, also can be heated during the manufacturing process also corresponds to the case that would take place.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 Nチャネル型のTFTを作製する工程を示す図。 FIG. 1 is a diagram illustrating the process for producing the N-channel type of the TFT.

【図2】 Nチャネル型のTFTを作製する工程を示す図。 FIG. 2 is a diagram illustrating the process for producing the N-channel type of the TFT.

【図3】 Nチャネル型のTFTを作製する工程を示す図。 FIG. 3 is a diagram illustrating the process for producing the N-channel type of the TFT.

【図4】 Pチャネル型のTFTとNチャネル型のTF [Figure 4] P-channel type TFT and an N-channel type of TF
Tとを同時に作製する工程を示す図。 Figure illustrating the process for producing a T at the same time.

【図5】 Pチャネル型のTFTとNチャネル型のTF FIG. 5 is a P-channel type TFT and an N-channel type of TF
Tとを同時に作製する工程を示す図。 Figure illustrating the process for producing a T at the same time.

【図6】 Pチャネル型のTFTとNチャネル型のTF [6] P-channel type TFT and an N-channel type of TF
Tとを同時に作製する工程を示す図。 Figure illustrating the process for producing a T at the same time.

【図7】 Pチャネル型のTFTとNチャネル型のTF [7] P-channel type TFT and an N-channel type of TF
Tとを同時に作製する工程を示す図。 Figure illustrating the process for producing a T at the same time.

【図8】 Pチャネル型のTFTとNチャネル型のTF [8] P-channel type TFT and an N-channel type of TF
Tとを同時に作製する工程を示す図。 Figure illustrating the process for producing a T at the same time.

【図9】 Pチャネル型のTFTとNチャネル型のTF [9] P-channel type TFT and an N-channel type of TF
Tとを同時に作製する工程を示す図。 Figure illustrating the process for producing a T at the same time.

【図10】Pチャネル型のTFTとNチャネル型のTF FIG. 10 is a P-channel type TFT and an N-channel type of TF
Tとを同時に作製する工程を示す図。 Figure illustrating the process for producing a T at the same time.

【図11】Pチャネル型のTFTとNチャネル型のTF [11] P-channel type TFT and an N-channel type of TF
Tとを同時に作製する工程を示す図。 Figure illustrating the process for producing a T at the same time.

【図12】Nチャネル型のTFTの作製工程を示す図。 It shows a manufacturing process of FIG. 12 N-channel of the TFT.

【図13】TFTを利用した装置の構成を示す図。 13 is a view showing a structure of an apparatus using TFT.

【図14】TFTの作製工程を示す図。 14 illustrates a manufacturing process of a TFT.

【図15】TFTの作製工程を示す図。 15 is a diagram showing a manufacturing process of a TFT.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 ガラス基板 102 チタン膜パターン 103 アルミニウム膜パターン 104 サイドエッチングされたチタン膜パターン 105 陽極酸化膜 100 ゲイト電極 106 酸化珪素膜 107 非晶質珪素膜 108 酸化珪素膜 109 レジストマスク 110 酸化珪素膜でなるマスク 111 表面に接して保持されたニッケル元素 112 結晶成長の先端部が衝突する部分 113 燐がドーピングされる領域 114 燐がドーピングされる領域 115 燐のゲッタリングが行われる領域 101 glass substrate 102 titanium film pattern 103 aluminum film pattern 104 side etching titanium film pattern 105 anodic oxide film 100 gate electrode 106 a silicon oxide film 107 amorphous silicon film 108 a silicon oxide film 109 resist mask 110 mask made of a silicon oxide film 111 area gettering regions 115 phosphorus region 114 phosphorous is doped the tip portion of the nickel element 112 crystal growth is retained portions 113 phosphorus impinging is doped in contact with the surface is performed

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 FI H01L 29/78 618B ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 identifications FI H01L 29/78 618B

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】ゲイト電極と、 前記ゲイト電極上を覆って形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上に形成された結晶性珪素膜でなる活性層と、 を有し、 前記活性層はソース及びドレイン領域からチャネル形成領域へと結晶成長した構造を有し、 前記ソース及びドレイン領域には、前記チャネル形成領域よりも珪素の結晶化を助長する金属元素が高濃度に含まれていることを特徴とする半導体装置。 Has a 1. A gate electrode, wherein the gate conductive exquisite a gate insulating film covering, and a active layer comprising a crystalline silicon film formed on the gate insulating film, the active layer has a crystal growth structure to channel forming region of the source and drain regions, the source and drain regions, a metal element which promotes crystallization of silicon than the channel formation region is contained in high concentration wherein a.
  2. 【請求項2】請求項1において、珪素の結晶化を助長する金属元素としてニッケルが利用されていることを特徴とする半導体装置。 2. A semiconductor device according to claim 1, characterized in that nickel is used as a metal element for promoting crystallization of silicon.
  3. 【請求項3】請求項1において、珪素の結晶化を助長する金属元素としてFe、Co、Ru、Rh、Pd、O 3. The method of claim 1, Fe as a metal element for promoting crystallization of silicon, Co, Ru, Rh, Pd, O
    s、Ir、Pt、Cu、Auから選ばれた元素が利用されていることを特徴とする半導体装置。 s, wherein a of Ir, Pt, Cu, is an element selected from Au are used.
  4. 【請求項4】請求項1において、結晶性珪素膜の代わりに珪素とゲルマニウムとの化合物膜が利用されていることを特徴とする半導体装置。 4. The method of claim 1, wherein a compound film of silicon and germanium in place of the crystalline silicon film is utilized.
  5. 【請求項5】基板上にゲイト電極を形成する工程と、 前記ゲイト電極上にゲイト絶縁膜を形成する工程と、 前記ゲイト絶縁膜上に非晶質珪素膜を成膜する工程と、 前記ゲイト電極上方の前記非晶質珪素膜上にマスクを形成する工程と、 前記マクスを利用し前記非晶質珪素膜に珪素の結晶化を助長する金属元素を導入する工程と、 加熱処理を施し、前記非晶質珪素膜において、前記金属元素が導入された領域から前記マスク下部の領域への結晶成長を行わす工程と、 前記マスクを利用して前記金属元素が導入された領域に燐のドーピングを行う工程と、 加熱処理を施し、前記燐のドーピングが行われた領域に当該金属元素を集中させる工程と、 を有することを特徴とする半導体装置の作製方法。 5. A substrate forming a gate electrode, forming a gate insulating film on the gate electrode, a step of forming an amorphous silicon layer on the gate insulating film, the gate subjected forming a mask on the electrode above the amorphous silicon film, a step of introducing a metal element which promotes crystallization of silicon in the amorphous silicon film by using the Makusu, a heat treatment, in the amorphous silicon film, a step of to perform crystal growth from the metal element is introduced area to the mask bottom region, doping of phosphorus in the metal element by using the mask is introduced region and performing, subjected to heat treatment, a method for manufacturing a semiconductor device characterized by having the steps of concentrating the metal element in the doping of the phosphorus is performed region.
  6. 【請求項6】請求項5において、珪素の結晶化を助長する金属元素としてニッケルが利用されることを特徴とする半導体装置。 6. The method of claim 5, wherein a nickel is used as a metal element for promoting crystallization of silicon.
  7. 【請求項7】請求項5において、珪素の結晶化を助長する金属元素としてFe、Co、Ru、Rh、Pd、O 7. The method of claim 5, Fe as a metal element for promoting crystallization of silicon, Co, Ru, Rh, Pd, O
    s、Ir、Pt、Cu、Auから選ばれた元素が利用されることを特徴とする半導体装置。 s, a semiconductor device comprising Ir, Pt, Cu, that an element selected from Au is used.
  8. 【請求項8】請求項5において、結晶性珪素膜の代わりに珪素とゲルマニウムとの化合物膜が利用されることを特徴とする半導体装置。 8. The method of claim 5, wherein a compound film of silicon and germanium in place of the crystalline silicon film is used.
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